本發(fā)明涉及衛(wèi)星導(dǎo)航
技術(shù)領(lǐng)域：
，具體而言，涉及一種GPS系統(tǒng)的P碼生成器、生成系統(tǒng)及方法。
背景技術(shù)：
：隨著人類活動探索范圍的擴大和科技水平的提高，衛(wèi)星導(dǎo)航系統(tǒng)已經(jīng)成為信息體系的重要基礎(chǔ)設(shè)施，成為直接關(guān)系到國計民生的關(guān)鍵技術(shù)支撐系統(tǒng)，目前應(yīng)用最廣泛的是GPS接收機，能夠精確地測量P碼相位進行精確定位，P碼，又稱為精準測距碼，它可以同時調(diào)制在L1和L2載波信號上，主要應(yīng)用于精準測距、抗干擾及其保密性要求高的環(huán)境下。但由于P碼周期長，結(jié)構(gòu)復(fù)雜，在對GPS系統(tǒng)導(dǎo)航模擬器關(guān)于P碼的研究中，如果將P碼存儲在片內(nèi)存儲器中，以查找表的方式提取，就會占用可編程器件過多的存儲資源，若將其存儲在片外存儲器中，或由上位數(shù)學(xué)仿真機下發(fā)，則不能保證P碼相位的實時性，同時也使整個系統(tǒng)變得更加錯綜復(fù)雜，很難在資源有限的硬件系統(tǒng)上實現(xiàn)P碼的生成。針對P碼周期長，結(jié)構(gòu)復(fù)雜，在對GPS系統(tǒng)導(dǎo)航模擬器關(guān)于P碼的研究時，很難在資源有限的硬件系統(tǒng)上實現(xiàn)P碼生成的問題，目前尚未提出有效的解決方案。技術(shù)實現(xiàn)要素：有鑒于此，本發(fā)明實施例的目的在于提供一種GPS系統(tǒng)的P碼生成器、生成系統(tǒng)及方法，能夠在硬件上實現(xiàn)P碼的生成，并將其存儲在存儲器中，且不會占用過多的存儲資源。第一方面，本發(fā)明實施例提供了一種GPS系統(tǒng)的P碼生成器，包括：反饋移位寄存器模塊、X1序列生成模塊、X2序列生成模塊、延時模塊和P碼產(chǎn)生模塊；其中，反饋移位寄存器模塊包括四個反饋移位寄存器，分別為第一反饋移位寄存器、第二反饋移位寄存器、第三反饋移位寄存器和第四反饋移位寄存器；每個反饋移位寄存器根據(jù)上位機配置的參數(shù)產(chǎn)生m序列，并通過反饋移位寄存器內(nèi)的計數(shù)器對m序列進行截短，得到四個不同的序列；其中，第一反饋移位寄存器輸出X1a序列，第二反饋移位寄存器輸出X1b序列，第三反饋移位寄存器輸出X2a序列，第四反饋移位寄存器輸出X2b序列；X1序列生成模塊與第一反饋移位寄存器和第二反饋移位寄存器的輸出端連接，在內(nèi)部時鐘控制下將X1a序列與X1b序列進行異或運算，并截短，輸出X1序列；X2序列生成模塊與第三反饋移位寄存器和第四反饋移位寄存器的輸出端連接，在內(nèi)部時鐘控制下將X2a序列與X2b序列進行異或運算，并截短，輸出X2序列；延時模塊與X2序列生成模塊的輸出端連接，用于根據(jù)上位機配置的參數(shù)對X2序列進行延時操作，輸出延時后的X2序列；P碼產(chǎn)生模塊與延時模塊和X1序列生成模塊的輸出端連接，用于對X1序列和延時后的X2序列進行異或運算，并截短，得到P碼。結(jié)合第一方面，本發(fā)明實施例提供了第一方面的第一種可能的實施方式，其中，四個反饋移位寄存器為12級反饋移位寄存器，每個反饋移位寄存器有一組反饋抽頭，反饋抽頭的輸入端與反饋移位寄存器的最低級端連接，反饋抽頭的輸出端與反饋移位寄存器的最高級端連接。結(jié)合第一方面，本發(fā)明實施例提供了第一方面的第二種可能的實施方式，其中，X1序列生成模塊和X2序列生成模塊內(nèi)均設(shè)置有控制序列生成和截短操作的計數(shù)器。結(jié)合第一方面的第二種可能的實施方式，本發(fā)明實施例提供了第一方面的第三種可能的實施方式，其中，反饋移位寄存器模塊、X1序列生成模塊和X2序列生成模塊內(nèi)的計數(shù)器均共用同一時鐘發(fā)生器。結(jié)合第一方面，本發(fā)明實施例提供了第一方面的第四種可能的實施方式，其中，上述生成器為FPGA。第二方面，本發(fā)明實施例還提供了一種GPS系統(tǒng)的P碼生成系統(tǒng)，包括：上位機和上述生成器，上位機與上述生成器連接結(jié)合第二方面，本發(fā)明實施例提供了第二方面的第一種可能的實施方式，其中，上位機為DSP，該DSP分別與反饋移位寄存器模塊、X1序列生成模塊、X2序列生成模塊、延時模塊和P碼產(chǎn)生模塊連接，用于對連接的各個模塊進行參數(shù)配置。結(jié)合第二方面，本發(fā)明實施例提供了第二方面的第二種可能的實施方式，其中，上述生成系統(tǒng)還包括：與生成器連接的數(shù)學(xué)模擬仿真器，用于接收P碼，根據(jù)P碼進行衛(wèi)星導(dǎo)航模擬仿真實驗。第三方面，本發(fā)明實施例還提供了一種應(yīng)用上述生成系統(tǒng)生成P碼的方法，該方法包括：生成器接收上位機下發(fā)的配置參數(shù)，配置參數(shù)包括：生成器內(nèi)各個計數(shù)器的初值參數(shù)、延時模塊的延時參數(shù)和反饋移位寄存器的初值參數(shù)；每個反饋移位寄存器根據(jù)上位機的配置參數(shù)產(chǎn)生m序列，并通過反饋移位寄存器內(nèi)的計數(shù)器對m序列進行截短，得到X1a序列、X1b序列、X2a序列和X2b序列；X1序列生成模塊在內(nèi)部時鐘控制下將X1a序列與X1b序列進行異或運算，并截短，輸出X1序列；X2序列生成模塊在內(nèi)部時鐘控制下將X2a序列與X2b序列進行異或運算，并截短，輸出X2序列；延時模塊根據(jù)上位機配置的參數(shù)對X2序列進行延時操作，輸出延時后的X2序列；P碼產(chǎn)生模塊對X1序列和延時后的X2序列進行異或運算，并截短，得到P碼。結(jié)合第三方面，本發(fā)明實施例提供了第三方面的第一種可能的實施方式，其中，上述方法還包括：根據(jù)P碼進行衛(wèi)星導(dǎo)航模擬仿真實驗。本發(fā)明實施例提供了一種GPS系統(tǒng)的P碼生成器、生成系統(tǒng)及方法，通過反饋移位寄存器模塊，產(chǎn)生m序列，并對m序列進行截短操作，得出四個不同的序列后，再針對不同的序列進行相應(yīng)操作，由P碼產(chǎn)生模塊得出P碼，可將其存儲在片內(nèi)存儲器中，不會占用過多的存儲資源。進一步，利用本發(fā)明實施例提供的GPS系統(tǒng)的P碼生成系統(tǒng)，可以通過上位機對FPGA中各個模塊的參數(shù)進行配置，實現(xiàn)在硬件系統(tǒng)上生成P碼，并利用與生成器連接的數(shù)學(xué)模擬仿真器，接收生成器實時生成的P碼，根據(jù)P碼進行衛(wèi)星導(dǎo)航模擬仿真實驗，為GPS系統(tǒng)的衛(wèi)星定位的研究提供數(shù)據(jù)保證。為使本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合所附附圖，作詳細說明如下。附圖說明為了更清楚地說明本發(fā)明實施例的技術(shù)方案，下面將對實施例中所需要使用的附圖作簡單地介紹，應(yīng)當理解，以下附圖僅示出了本發(fā)明的某些實施例，因此不應(yīng)被看作是對范圍的限定，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他相關(guān)的附圖。圖1示出了本發(fā)明實施例所提供的一種GPS系統(tǒng)的P碼生成器的結(jié)構(gòu)示意圖；圖2示出了本發(fā)明實施例所提供的一種GPS系統(tǒng)的P碼生成方法的流程圖；圖3示出了本發(fā)明實施例所提供的一種GPS系統(tǒng)的P碼生成器生成P碼的流程圖。具體實施方式為使本發(fā)明實施例的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合本發(fā)明實施例中附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。通常在此處附圖中描述和示出的本發(fā)明實施例的組件可以以各種不同的配置來布置和設(shè)計。因此，以下對在附圖中提供的本發(fā)明的實施例的詳細描述并非旨在限制要求保護的本發(fā)明的范圍，而是僅僅表示本發(fā)明的選定實施例?；诒景l(fā)明的實施例，本領(lǐng)域技術(shù)人員在沒有做出創(chuàng)造性勞動的前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍?？紤]到P碼具有周期長，結(jié)構(gòu)復(fù)雜的特點，并且很難在資源有限的硬件系統(tǒng)上生成的問題，本發(fā)明實施例提供了一種GPS系統(tǒng)的P碼生成器、生成系統(tǒng)及方法，以實現(xiàn)在硬件系統(tǒng)上生成P碼，并進行GPS系統(tǒng)衛(wèi)星導(dǎo)航模擬仿真實驗，下面通過實施例進行描述，首先對一種GPS系統(tǒng)的P碼生成器進行詳細說明。實施例1參見圖1所示的一種GPS系統(tǒng)的P碼生成器的結(jié)構(gòu)示意圖，該生成器包括：反饋移位寄存器模塊10、X1序列生成模塊20、X2序列生成模塊30、延時模塊40、P碼產(chǎn)生模塊50，其中，反饋移位寄存器模塊10包括：第一反饋移位寄存器101、第二反饋移位寄存器102、第三反饋移位寄存器103、第四反饋移位寄存器104。具體實現(xiàn)時，每個反饋移位寄存器根據(jù)上位機配置的參數(shù)產(chǎn)生m序列，并通過反饋移位寄存器內(nèi)的計數(shù)器對m序列進行截短，得到四個不同的序列；其中，第一反饋移位寄存器101輸出X1a序列，第二反饋移位寄存器102輸出X1b序列，第三反饋移位寄存器103輸出X2a序列，第四反饋移位寄存器104輸出X2b序列。X1序列生成模塊20與第一反饋移位寄存器101和第二反饋移位寄存器102的輸出端連接，在內(nèi)部時鐘控制下將X1a序列與X1b序列進行異或運算，并截短，輸出X1序列；X2序列生成模塊30與第三反饋移位寄存器103和第四反饋移位寄存器104的輸出端連接，在內(nèi)部時鐘控制下將X2a序列與X2b序列進行異或運算，并截短，輸出X2序列；延時模塊40與X2序列生成模塊30的輸出端連接，用于根據(jù)上位機配置的參數(shù)對X2序列進行延時操作，輸出延時后的X2序列。P碼產(chǎn)生模塊50與延時模塊40和X1序列生成模塊20的輸出端連接，用于對X1序列和延時后的X2序列進行異或運算，并截短，得到P碼。其中，上述提到的m序列是最長線性移位寄存器序列的簡稱，是一種偽隨機序列、偽噪聲(PN)碼或偽隨機碼。m序列是目前廣泛應(yīng)用的一種偽隨機序列，其在通信領(lǐng)域有著廣泛的應(yīng)用，如擴頻通信，衛(wèi)星通信的碼分多址，數(shù)字數(shù)據(jù)中的加密、加擾、同步、誤碼率測量等領(lǐng)域。上述GPS系統(tǒng)的P碼生成器的反饋移位寄存器模塊10中的四個反饋移位寄存器為12級反饋移位寄存器，每個反饋移位寄存器有一組反饋抽頭，反饋抽頭的輸入端與反饋移位寄存器的最低級端連接，反饋抽頭的輸出端與反饋移位寄存器的最高級端連接。下表中示出了本發(fā)明實施例中優(yōu)選的四個移位寄存器的初始值和反饋多項式：寄存器特征多項式初始值(h)P碼X1a1+X6+X8+X11+X12124P碼X1b1+X1+X2+X5+X8+X9+X10+X11+X122aaP碼X2a1+X1+X3+X4+X5+X7+X8+X9+X10+X11+X12a49P碼X2b1+X2+X3+X4+X8+X9+X122aa表1以X1a為例，特征多項式的含義是將X1a寄存器的第6、8、11、12級進行異或運算后，作為下一次時鐘上升沿到來時第12級的輸入。進一步，上述X1序列生成模塊20和X2序列生成模塊30內(nèi)均設(shè)置有控制序列生成和截短操作的計數(shù)器，反饋移位寄存器模塊10、X1序列生成模塊20和X2序列生成模塊30內(nèi)的計數(shù)器均共用同一時鐘發(fā)生器。本發(fā)明實施例提供了一種GPS系統(tǒng)的P碼生成器，通過反饋移位寄存器模塊，產(chǎn)生m序列，并對m序列進行截短操作，得出四個不同的序列后，再針對不同的序列進行相應(yīng)操作，由P碼產(chǎn)生模塊得出P碼，實現(xiàn)了在硬件結(jié)構(gòu)中產(chǎn)生P碼，并將其存儲在片內(nèi)存儲器中，不會占用過多的存儲資源。實施例2為了對上述實施例所提供的一種GPS系統(tǒng)的P碼生成器進一步理解，本發(fā)明實施例還提供了一種GPS系統(tǒng)的P碼生成系統(tǒng)，包括：上位機和上述實施例所述的生成器，其中，上位機與生成器連接。上述生成器為FPGA(Field－ProgrammableGateArray，現(xiàn)場可編程門陣列)，上位機為DSP(DigitalSignalProcessing，數(shù)字信號處理)，DSP分別與反饋移位寄存器模塊、X1序列生成模塊、X2序列生成模塊、延時模塊和P碼產(chǎn)生模塊連接，用于對連接的各個模塊進行參數(shù)配置；進一步，上述生成系統(tǒng)還包括：與生成器連接的數(shù)學(xué)模擬仿真器，用于接收P碼，根據(jù)P碼進行衛(wèi)星導(dǎo)航模擬仿真實驗。具體實現(xiàn)時，上述GPS系統(tǒng)的P碼生成系統(tǒng)中，生成器可以由Verilog在基于FPGA的硬件平臺實現(xiàn)，數(shù)學(xué)模擬仿真器經(jīng)DSP將所需相位的參數(shù)，包括FPGA中各個計數(shù)器的初值、延時參數(shù)和反饋移位寄存器的初值下發(fā)給FPGA，F(xiàn)PGA便能產(chǎn)生任意時刻相位的P碼。本發(fā)明實施例提供的GPS系統(tǒng)的P碼生成系統(tǒng)，可以通過上位機對FPGA中各個模塊的參數(shù)進行配置，實現(xiàn)在硬件系統(tǒng)上生成P碼，并利用與生成器連接的數(shù)學(xué)模擬仿真器，接收生成器實時生成的P碼，根據(jù)P碼進行衛(wèi)星導(dǎo)航模擬仿真實驗，為GPS系統(tǒng)的衛(wèi)星定位的研究提供數(shù)據(jù)保證。上述發(fā)明實施例所提供的系統(tǒng)，其實現(xiàn)原理及產(chǎn)生的技術(shù)效果和前述方法實施例相同，為簡要描述，系統(tǒng)實施例部分未提及之處，可參考前述實施例中相應(yīng)內(nèi)容。實施例3對應(yīng)于上述實施例2所提供的一種GPS系統(tǒng)的P碼生成系統(tǒng)，本發(fā)明實施例還提供了一種應(yīng)用上述系統(tǒng)生成P碼的方法，由于上述反饋移位寄存器優(yōu)選為12級反饋移位寄存器，因此，每個移位寄存器能夠產(chǎn)生周長為212-1＝4095位的m序列，本實施例以該4095位的m序列為例進行說明，參見圖2所示的一種P碼生成方法的流程圖，該方法包括如下步驟：步驟S202，生成器接收上位機下發(fā)的配置參數(shù)；其中，上述配置參數(shù)包括：生成器內(nèi)各個計數(shù)器的初值參數(shù)、延時模塊的延時參數(shù)和反饋移位寄存器的初值參數(shù)。步驟S204，每個反饋移位寄存器根據(jù)上位機的配置參數(shù)產(chǎn)生m序列，并通過反饋移位寄存器內(nèi)的計數(shù)器對m序列進行截短，得到X1a序列、X1b序列、X2a序列和X2b序列；實際上是將每個移位寄存器產(chǎn)生的周長為212-1＝4095位的m序列進行截短的，通過重新填裝預(yù)置數(shù)來實現(xiàn)，將X1a和X2a截短到4092位，將X1b和X2b截短到4093位。步驟S206，X1序列生成模塊在內(nèi)部時鐘控制下將X1a序列與X1b序列進行異或運算，并截短，輸出X1序列；由于X1a序列與X1b序列在每一次循環(huán)都有一位的相位進動，二者異或運算后，可以產(chǎn)生周長為4092×4093＝16748556位的周期序列，實際上X1序列是對其進行截短得到的。X1序列優(yōu)選定義為3750個X1a循環(huán)，也就是X1的長度為4092×3750個碼片，周期為1.5S。當X1b完成3749個循環(huán)，或者說在第4093×3749＝15344657個碼片時，便暫停自己的時鐘控制，在另外的343個始終內(nèi)保持靜止，而后，在1.5S末與X1a同時重置初始值。至此，完成了一個完整周期的X1序列，并開始下一個周期X1序列的產(chǎn)生。步驟S208，X2序列生成模塊在內(nèi)部時鐘控制下將X2a序列與X2b序列進行異或運算，并截短，輸出X2序列；X2a序列與X2b序列以上述步驟S206基本相同的方式輸出X2序列，與步驟S206輸出X1序列唯一不同的是，在每一次產(chǎn)生15345000個碼片后并不會立即重置初始值，而是在第15345碼片上停留另外的37個碼片時間，而后重置并開始下一個周期的X2序列。也就是說X2序列的周長是15345037。在生成X2序列前15345000的過程與生成X1序列的過程是完全相同的，只不過X2序列多出了額外的37個碼片。步驟S210，延時模塊根據(jù)上位機配置的參數(shù)對X2序列進行延時操作，輸出延時后的X2序列；由于上述步驟S208得到的X2序列，多出了額外的37個碼片的時常，因此，在步驟S210中對X2序列進行延時，具體實現(xiàn)時，可以采用37位的延時移位寄存器實現(xiàn)。步驟S212，P碼產(chǎn)生模塊對X1序列和延時后的X2序列進行異或運算，并截短，得到P碼。X1與X2的周長分別是15345000和15345037，由于二者沒有最大公約數(shù)，所以二者異或后可以產(chǎn)生周長為15345000×15345037＝2.3547×1014個碼片的序列。對于10.23M的碼片速率，這一序列的周期為266.41天或者38.058個星期。然而，每一顆衛(wèi)星都在一周后進行截短，即每個P碼的周期為7天，周長為6.1871×1012個碼片。這樣一個X1與X2異或產(chǎn)生的總序列可以分配給38顆PRN號不同的衛(wèi)星(除去PRN38，還剩37顆)，這是通過延時實現(xiàn)的。實際上，在X2與X1異或之前要進過一個37位的延時移位寄存器，即步驟S210，選擇延時寄存器的哪一位決定了延時的碼片數(shù)，也決定了衛(wèi)星的星號，例如，X2被延遲i個碼片，形成X2i，則Pi＝X1⊕X2i。以上每個序列的生成、截短都是由計數(shù)器控制實現(xiàn)，各個計數(shù)器與提碼共用同一時鐘。上位機的數(shù)學(xué)模擬仿真器經(jīng)DSP將所需相位的參數(shù)(包括FPGA中各個計數(shù)器的初值、延時參數(shù)和反饋移位寄存器的初值)下發(fā)給FPGA，F(xiàn)PGA便能產(chǎn)生任意時刻相位的P碼。本發(fā)明實施例提供的應(yīng)用GPS系統(tǒng)的P碼生成系統(tǒng)生成P碼的方法，可以通過上位機對FPGA中各個模塊的參數(shù)進行配置，將所需的參數(shù)下發(fā)給FPGA，使FPGA能夠產(chǎn)生任意時刻相位的P碼，實現(xiàn)了在硬件系統(tǒng)上生成P碼，并利用數(shù)學(xué)模擬仿真器，接收生成器實時生成的P碼，根據(jù)P碼進行衛(wèi)星導(dǎo)航模擬仿真實驗，為GPS系統(tǒng)的衛(wèi)星定位的研究提供數(shù)據(jù)保證。綜上所述的生成器、生成系統(tǒng)以及應(yīng)用生成系統(tǒng)生成P碼的方法，該P碼的生成過程可以概括為如圖3所示的生成P碼的流程圖，其中，反饋移位寄存器模塊的每個根移位寄存器都可以產(chǎn)生周長為4095的m序列，將每個反饋移位寄存器內(nèi)的m序列進行截短成為周長為4092或者4093的X1a序列、X1b序列、X2a序列和X2b序列，X1a序列和X1b序列經(jīng)過異或并截短得到X1序列，X2a序列和X2b序列經(jīng)過異或并截短得到X2序列。X2序列經(jīng)過延時后再次和X1序列進行異或和截短得到P碼，每一個序列生成時，都由計數(shù)器控制，為計數(shù)器和移位寄存器賦的初值決定了當前P碼的起始相位。應(yīng)當理解，圖3中生成P碼的流程圖中，每個步驟以及功能模塊，其實現(xiàn)原理及產(chǎn)生的技術(shù)效果和前述實施例相同，為簡要描述，流程圖中部分未提及之處，可參考前述實施例中相應(yīng)內(nèi)容。所述功能如果以軟件功能單元的形式實現(xiàn)并作為獨立的產(chǎn)品銷售或使用時，可以存儲在一個計算機可讀取存儲介質(zhì)中?；谶@樣的理解，本發(fā)明的技術(shù)方案本質(zhì)上或者說對現(xiàn)有技術(shù)做出貢獻的部分或者該技術(shù)方案的部分可以以軟件產(chǎn)品的形式體現(xiàn)出來，該計算機軟件產(chǎn)品存儲在一個存儲介質(zhì)中，包括若干指令用以使得一臺計算機設(shè)備(可以是個人計算機，服務(wù)器，或者網(wǎng)絡(luò)設(shè)備等)執(zhí)行本發(fā)明各個實施例所述方法的全部或部分步驟。而前述的存儲介質(zhì)包括：U盤、移動硬盤、只讀存儲器(ROM，Read-OnlyMemory)、隨機存取存儲器(RAM，RandomAccessMemory)、磁碟或者光盤等各種可以存儲程序代碼的介質(zhì)。以上所述，僅為本發(fā)明的具體實施方式，但本發(fā)明的保護范圍并不局限于此，任何熟悉本
技術(shù)領(lǐng)域：
的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護范圍之內(nèi)。因此，本發(fā)明的保護范圍應(yīng)所述以權(quán)利要求的保護范圍為準。當前第1頁1 2 3