1.一種GPS系統(tǒng)的P碼生成器，其特征在于，包括：反饋移位寄存器模塊、X1序列生成模塊、X2序列生成模塊、延時模塊和P碼產(chǎn)生模塊；其中，所述反饋移位寄存器模塊包括四個反饋移位寄存器，分別為第一反饋移位寄存器、第二反饋移位寄存器、第三反饋移位寄存器和第四反饋移位寄存器；
每個所述反饋移位寄存器根據(jù)上位機配置的參數(shù)產(chǎn)生m序列，并通過所述反饋移位寄存器內(nèi)的計數(shù)器對所述m序列進行截短，得到四個不同的序列；其中，所述第一反饋移位寄存器輸出X1a序列，所述第二反饋移位寄存器輸出X1b序列，所述第三反饋移位寄存器輸出X2a序列，所述第四反饋移位寄存器輸出X2b序列；
所述X1序列生成模塊與所述第一反饋移位寄存器和所述第二反饋移位寄存器的輸出端連接，在內(nèi)部時鐘控制下將所述X1a序列與所述X1b序列進行異或運算，并截短，輸出X1序列；
所述X2序列生成模塊與所述第三反饋移位寄存器和所述第四反饋移位寄存器的輸出端連接，在內(nèi)部時鐘控制下將所述X2a序列與所述X2b序列進行異或運算，并截短，輸出X2序列；
所述延時模塊與所述X2序列生成模塊的輸出端連接，用于根據(jù)所述上位機配置的參數(shù)對X2序列進行延時操作，輸出延時后的X2序列；
所述P碼產(chǎn)生模塊與所述延時模塊和所述X1序列生成模塊的輸出端連接，用于對所述X1序列和所述延時后的X2序列進行異或運算，并截短，得到P碼。
2.根據(jù)權(quán)利要求1所述的生成器，其特征在于，所述四個反饋移位寄存器為12級反饋移位寄存器，每個反饋移位寄存器有一組反饋抽頭，所述反饋抽頭的輸入端與所述反饋移位寄存器的最低級端連接，所述反饋抽頭的輸出端與所述反饋移位寄存器的最高級端連接。
3.根據(jù)權(quán)利要求1所述的生成器，其特征在于，所述X1序列生成模塊和所述X2序列生成模塊內(nèi)均設(shè)置有控制序列生成和截短操作的計數(shù)器。
4.根據(jù)權(quán)利要求3所述的生成器，其特征在于，所述反饋移位寄存器模塊、所述X1序列生成模塊和所述X2序列生成模塊內(nèi)的計數(shù)器均共用同一時鐘發(fā)生器。
5.根據(jù)權(quán)利要求1～4任一項所述的生成器，其特征在于，所述生成器為FPGA。
6.一種GPS系統(tǒng)的P碼生成系統(tǒng)，其特征在于，包括上位機和權(quán)利要求1～5中任一項所述的生成器，所述上位機與所述生成器連接。
7.根據(jù)權(quán)利要求6所述的生成系統(tǒng)，其特征在于，所述上位機為DSP，所述DSP分別與所述反饋移位寄存器模塊、所述X1序列生成模塊、所述X2序列生成模塊、所述延時模塊和所述P碼產(chǎn)生模塊連接，用于對連接的各個模塊進行參數(shù)配置。
8.根據(jù)權(quán)利要求6所述的生成系統(tǒng)，其特征在于，所述生成系統(tǒng)還包括：與所述生成器連接的數(shù)學(xué)模擬仿真器，用于接收所述P碼，根據(jù)所述P碼進行衛(wèi)星導(dǎo)航模擬仿真實驗。
9.一種應(yīng)用權(quán)利要求6～8中任一項所述生成系統(tǒng)生成P碼的方法，其特征在于，所述方法包括：
所述生成器接收所述上位機下發(fā)的配置參數(shù)，所述配置參數(shù)包括：所述生成器內(nèi)各個計數(shù)器的初值參數(shù)、所述延時模塊的延時參數(shù)和所述反饋移位寄存器的初值參數(shù)；
每個所述反饋移位寄存器根據(jù)上位機的配置參數(shù)產(chǎn)生m序列，并通過所述反饋移位寄存器內(nèi)的計數(shù)器對所述m序列進行截短，得到X1a序列、X1b序列、X2a序列和X2b序列；
所述X1序列生成模塊在內(nèi)部時鐘控制下將所述X1a序列與所述X1b序列進行異或運算，并截短，輸出X1序列；
所述X2序列生成模塊在內(nèi)部時鐘控制下將所述X2a序列與所述X2b序列進行異或運算，并截短，輸出X2序列；
所述延時模塊根據(jù)所述上位機配置的參數(shù)對X2序列進行延時操作，輸出延時后的X2序列；
所述P碼產(chǎn)生模塊對所述X1序列和所述延時后的X2序列進行異或運算，并截短，得到P碼。
10.根據(jù)權(quán)利要求9所述的方法，其特征在于，所述方法還包括：根據(jù)所述P碼進行衛(wèi)星導(dǎo)航模擬仿真實驗。