一種基于ate的fpga器件測(cè)試系統(tǒng)及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種基于ATE的FPGA器件測(cè)試系統(tǒng)及方法。
【背景技術(shù)】
[0002]FPGA器件具有集成度高、高速、高可靠性、低功耗的特點(diǎn)，在航空航天等領(lǐng)域得到了廣泛引用。目前FPGA器件行為測(cè)試的主要方法是通過(guò)寄存器傳輸級(jí)仿真進(jìn)行功能測(cè)試和通過(guò)布局布線后仿真來(lái)完成時(shí)序測(cè)試。由于仿真測(cè)試覆蓋的測(cè)試環(huán)境相對(duì)比較理想，不能真實(shí)反映FPGA器件以及與FPGA交互的器件在實(shí)際物理工況下的運(yùn)行特性，如器件電壓特性、電平轉(zhuǎn)換特性、交聯(lián)器件實(shí)際延遲信息、板內(nèi)連線延遲信息等，所以必須尋求一種物理測(cè)試方法來(lái)對(duì)FPGA進(jìn)行測(cè)試。
[0003]目標(biāo)碼在FPGA芯片中實(shí)際表現(xiàn)為底層物理單元觸發(fā)器和組合邏輯門(mén)構(gòu)成的帶有時(shí)序信息的路徑組合，測(cè)試激勵(lì)信號(hào)直接影響到內(nèi)部觸發(fā)器的建立保持時(shí)間是否滿足要求，以及經(jīng)過(guò)組合邏輯門(mén)和觸發(fā)器后的信號(hào)是否滿足下級(jí)功能單元的協(xié)議要求，因此要求物理測(cè)試環(huán)境能夠高精度地控制鏈路上的信號(hào)及信號(hào)時(shí)序關(guān)系，以實(shí)現(xiàn)協(xié)議層及信號(hào)層的正常、異常通訊。

【發(fā)明內(nèi)容】

[0004]本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種為克服普通測(cè)試設(shè)備精度不高及仿真測(cè)試方式得到的時(shí)序指標(biāo)不夠真實(shí)的弊端，利用ATE設(shè)備高精度特性，從信號(hào)層面模擬接口時(shí)序，對(duì)被測(cè)FPGA進(jìn)行接口測(cè)試，并給出了被測(cè)件接口余量和強(qiáng)度具體指標(biāo)高可靠的基于ATE的FPGA器件測(cè)試系統(tǒng)及方法。從物理層面模擬接口電氣特性，對(duì)被測(cè)FPGA進(jìn)行測(cè)試，并給出了被測(cè)件在接口電氣特性有改變時(shí)功能指標(biāo)是否正常的基于基于ATE的FPGA器件測(cè)試系統(tǒng)及方法。(兩個(gè)方面的測(cè)試，一方面是測(cè)試時(shí)序指標(biāo)，另外一方面是測(cè)試接口物理特性變化時(shí)功能是否正常，硬件都是一共用一套)。
[0005]本發(fā)明解決上述技術(shù)問(wèn)題的技術(shù)方案如下:一種基于ATE的FPGA器件測(cè)試系統(tǒng)，包括測(cè)試控制裝置、波形轉(zhuǎn)換裝置和測(cè)試監(jiān)顯裝置；
[0006]所述測(cè)試控制裝置控制激勵(lì)控制信號(hào)通過(guò)波形轉(zhuǎn)換裝置輸入到被測(cè)FPGA器件，F(xiàn)PGA器件接收激勵(lì)控制信號(hào)，并根據(jù)所述激勵(lì)控制信號(hào)輸出相應(yīng)的輸出信號(hào)；
[0007]所述波形轉(zhuǎn)換裝置將測(cè)試控制裝置發(fā)出的激勵(lì)信號(hào)轉(zhuǎn)換為輸入波形文件，并將波形文件傳輸?shù)奖粶y(cè)FPGA器件中；所述波形轉(zhuǎn)換裝置對(duì)輸出信號(hào)進(jìn)行轉(zhuǎn)換為波形信號(hào)；
[0008]所述測(cè)試監(jiān)顯裝置對(duì)波形信號(hào)進(jìn)行輸出和顯示，并將輸出的波形信號(hào)與預(yù)期波形信號(hào)進(jìn)行比對(duì)，輸出比對(duì)結(jié)果。
[0009]本發(fā)明的有益效果是:本發(fā)明實(shí)現(xiàn)一種高可靠且精度能達(dá)到納秒以上的物理測(cè)試平臺(tái)，并實(shí)現(xiàn)下列功能:精確的對(duì)被測(cè)FPGA接口信號(hào)的物理特性進(jìn)行測(cè)試；精確的對(duì)被測(cè)FPGA做接口測(cè)試。
[0010]在上述技術(shù)方案的基礎(chǔ)上，本發(fā)明還可以做如下改進(jìn)。
[0011]進(jìn)一步，還包括子板，所述FPGA器件焊接在子板上，所述FPGA器件的JTAG下載接口和FPGA器件芯片管腳走線到子板四周的過(guò)孔；FPGA器件芯片的所有用戶管腳和電源管腳都以等長(zhǎng)布線的方式引到子板四周。
[0012]進(jìn)一步，還包括母版，所述母板為物理電信號(hào)產(chǎn)生裝置，所述母板上包含多個(gè)信號(hào)連接點(diǎn)、多個(gè)電源連接點(diǎn)和共地點(diǎn)。
[0013]進(jìn)一步，所述子板的過(guò)孔與母板的連接點(diǎn)之間采用等長(zhǎng)的屏蔽雙絞線焊接相連。
[0014]進(jìn)一步，所述測(cè)試控制裝置用于整個(gè)測(cè)試激勵(lì)的控制，包括電壓和電流的分配、電壓轉(zhuǎn)換時(shí)間的控制、電壓上電順序的控制以及被測(cè)芯片輸入輸出接口信號(hào)的控制等。
[0015]進(jìn)一步，所述測(cè)試監(jiān)顯裝置用于對(duì)母板傳遞的輸出信號(hào)進(jìn)行實(shí)時(shí)采集并以波形的形式顯示，并且將采集的輸出信號(hào)與期望的輸出信號(hào)做比對(duì)，給出判斷結(jié)果。
[0016]進(jìn)一步，所述波形轉(zhuǎn)換裝置首先利用仿真工具把測(cè)試控制裝置發(fā)出的以代碼形式的激勵(lì)信號(hào)傳輸?shù)奖粶y(cè)FPGA代碼中，產(chǎn)生輸入波形文件和輸出波形文件；
[0017]所述波形轉(zhuǎn)換裝置利用波形轉(zhuǎn)換軟件將普通格式的波形信號(hào)轉(zhuǎn)換為ATE可以識(shí)別的波形信號(hào)。
[0018]本發(fā)明解決上述技術(shù)問(wèn)題的技術(shù)方案如下:一種基于ATE的FPGA器件測(cè)試方法，具體包括以下步驟:
[0019]步驟1:輸入激勵(lì)控制信號(hào)，轉(zhuǎn)換為輸入波形文件，并將波形文件傳輸?shù)奖粶y(cè)FPGA器件中；
[0020]步驟2:FPGA器件接收波形文件，并根據(jù)所述激勵(lì)控制信號(hào)輸出相應(yīng)的輸出信號(hào)；
[0021]步驟3:對(duì)輸出信號(hào)進(jìn)行轉(zhuǎn)換為波形信號(hào)，對(duì)波形信號(hào)進(jìn)行輸出和顯示；
[0022]步驟4:將輸出的波形信號(hào)與預(yù)期波形信號(hào)進(jìn)行比對(duì)，輸出比對(duì)結(jié)果。
[0023]本發(fā)明的有益效果是:本發(fā)明實(shí)現(xiàn)一種高可靠且精度能達(dá)到納秒以上的物理測(cè)試平臺(tái)，并實(shí)現(xiàn)下列功能:精確的對(duì)被測(cè)FPGA接口信號(hào)的物理特性進(jìn)行測(cè)試進(jìn)而確認(rèn)功能特性是否正確；精確的對(duì)被測(cè)FPGA做接口測(cè)試。
[0024]在上述技術(shù)方案的基礎(chǔ)上，本發(fā)明還可以做如下改進(jìn)。
[0025]進(jìn)一步，所述激勵(lì)控制信號(hào)是采用代碼形式的激勵(lì)文件。
[0026]進(jìn)一步，所述步驟3中對(duì)波形信號(hào)的轉(zhuǎn)換是利用波形轉(zhuǎn)換方法將普通格式的波形信號(hào)轉(zhuǎn)換為ATE可識(shí)別的波形信號(hào)。
[0027]ATE (自動(dòng)化測(cè)試設(shè)備的簡(jiǎn)稱(chēng))，是一種通過(guò)計(jì)算機(jī)控制來(lái)測(cè)試集成電路的自動(dòng)測(cè)試機(jī)，主要應(yīng)用在芯片的參數(shù)測(cè)試(AC參數(shù)，DC參數(shù))，目的是為了篩選殘次品，減少下一道工序中冗余的制造費(fèi)用。
[0028]本發(fā)明提出利用基于ATE的測(cè)試裝置實(shí)現(xiàn)兩種測(cè)試場(chǎng)景:
[0029]一、為克服仿真測(cè)試只能輸入理想激勵(lì)的弊端，利用ATE設(shè)備模擬真實(shí)運(yùn)行環(huán)境下被測(cè)FPGA管腳的電壓、電流等發(fā)生變化時(shí)其功能是否正確，具體包括以下方面:
[0030]a)測(cè)試電源管腳上電順序的變化是否影響其功能，如芯片所需的3.3v, 1.8v, 2.5v電源信號(hào)加電順序的變化；
[0031]b)測(cè)試電源管腳上電時(shí)間間隔的變化是否影響其功能；
[0032]c)測(cè)試電源管腳上電時(shí)間的變化是否影響其功能，如3.3V電壓緩慢加電，快速加電等；
[0033]d)測(cè)試輸入管腳信號(hào)電壓幅度的變化是否影響其功能，如LVTTL的高電平在加減20%的幅度變化；
[0034]e)測(cè)試輸入管腳信號(hào)電壓變化時(shí)間的快慢是否影響其功能，如LVTTL高電平在變?yōu)榈碗娖綍r(shí)時(shí)間快慢的調(diào)節(jié)等；
[0035]二、為克服普通測(cè)試設(shè)備精度不高及仿真測(cè)試方式得到的時(shí)序指標(biāo)不夠真實(shí)的弊端，利用ATE設(shè)備高精度特性，從信號(hào)層面模擬接口時(shí)序，對(duì)被測(cè)FPGA進(jìn)行接口測(cè)試，并給出了被測(cè)件接口余量和強(qiáng)度具體指標(biāo)(精度達(dá)到500ps)。
【附圖說(shuō)明】
[0036]圖1為本發(fā)明所述的一種基于ATE的FPGA器件測(cè)試系統(tǒng)結(jié)構(gòu)框圖；
[0037]圖2為本發(fā)明所述的一種基于ATE的FPGA器件測(cè)試方法流程圖。
[0038]附圖中，各標(biāo)號(hào)所代表的部件列表如下:
[0039]1、測(cè)試控制裝置，2、波形轉(zhuǎn)換裝置，3、測(cè)試監(jiān)顯裝置，4、子板，5、母板。
【具體實(shí)施方式】
[0040]以下結(jié)合附圖對(duì)本發(fā)明的原理和特征進(jìn)行描述，所舉實(shí)例只用于解釋本發(fā)明，并非用于限定本發(fā)明的范圍。
[0041]如圖1所示，為本發(fā)明所述的一種基于ATE的FPGA器件測(cè)試系統(tǒng)，包括測(cè)試控制裝置1、波形轉(zhuǎn)換裝置2和測(cè)試監(jiān)顯裝置3 ;
[0042]所述測(cè)試控制裝置I控制激勵(lì)控制信號(hào)通過(guò)波形轉(zhuǎn)換裝置2輸入到被測(cè)FPGA器件，F(xiàn)PGA器件接收激勵(lì)控制信號(hào)，并根據(jù)所述激勵(lì)控制信號(hào)輸出相應(yīng)的輸出信號(hào)；
[0043]所述波形轉(zhuǎn)換裝置2將測(cè)試控制裝置I發(fā)出的激勵(lì)信號(hào)轉(zhuǎn)換為輸入波形文件，并將波形文件傳輸?shù)奖粶y(cè)FPGA器件中；所述波形轉(zhuǎn)換裝置2對(duì)輸出信號(hào)進(jìn)行轉(zhuǎn)換為波形信號(hào);
[0044]所述測(cè)試監(jiān)顯裝置3對(duì)波形信號(hào)進(jìn)行輸出和顯示，并將輸出的波形信號(hào)與預(yù)期波形信號(hào)進(jìn)行比對(duì)，輸出比對(duì)結(jié)果。
[0045]還包括子板4，所述FPGA器件焊接在子板4上，所述FPGA器件的JTAG下載接口和FPGA器件芯片管腳走線到子板4四周的過(guò)孔；FPGA器件芯片的所有用戶管腳和電源管腳都以等長(zhǎng)布線的方式引到子板4四周。
[0046]還包括母版5，所述母板5為物理電信號(hào)產(chǎn)生裝置，所述母板5上包含多個(gè)信號(hào)連接點(diǎn)、多個(gè)電源連接點(diǎn)和共地點(diǎn)。
[0047]所述子板4的過(guò)孔與母板5的連接點(diǎn)之間采用等長(zhǎng)的屏蔽雙絞線焊接相連。
[0048]所述測(cè)試控制裝置I用于整個(gè)測(cè)試激勵(lì)的控制，包括電壓和電流的分配、電壓轉(zhuǎn)換時(shí)間的控制、電壓上電順序的控制以及被測(cè)芯片輸入輸出接口信號(hào)的控制等。
[0049]所述測(cè)試監(jiān)顯裝置3用于對(duì)母板傳遞的輸出信號(hào)進(jìn)行實(shí)時(shí)采集并以波形的形式顯示，并且將采集的輸出信號(hào)與期望的輸出信號(hào)做比對(duì)，給出判斷結(jié)果。
[0050]所述波形轉(zhuǎn)換裝置2首先利用仿真工具把測(cè)試控制裝置發(fā)出的以代碼形式的激勵(lì)信號(hào)傳輸?shù)奖粶y(cè)FPGA代碼中，產(chǎn)生輸入波形文件和輸出波形文件；
[0051]所述波形轉(zhuǎn)換裝置2利用波形轉(zhuǎn)換軟件將普通格式的波形信號(hào)轉(zhuǎn)換為ATE可以識(shí)別的波形信號(hào)。
[0052]如圖2所示，為本發(fā)明所述的一種基于ATE的FPGA器件測(cè)試方法，具體包括以下步驟:
[0053]步驟1:輸入激勵(lì)控制信號(hào)，轉(zhuǎn)換為輸入波形文件，并將波形文件傳輸?shù)奖粶y(cè)FPGA器件中；
[0054]步驟2:FPGA器件接收波形文件，并根據(jù)所述激勵(lì)控制信號(hào)輸出相應(yīng)的輸出信號(hào)；
[0055]步驟3:對(duì)輸出信號(hào)進(jìn)行轉(zhuǎn)換為波形信號(hào)，對(duì)波形信號(hào)進(jìn)行輸出和顯示；
[0056]步驟4:將輸出的波形信號(hào)與預(yù)期波形信號(hào)進(jìn)行比對(duì)，輸出比對(duì)結(jié)果。
[0057]所述激勵(lì)控制信號(hào)是采用代碼形式的激勵(lì)文件。
[0058]所述步驟3中對(duì)波形信號(hào)的轉(zhuǎn)換是利用波形轉(zhuǎn)換方法將普通格式的波形信號(hào)轉(zhuǎn)換為ATE可識(shí)別的波形信號(hào)。
[0059]測(cè)試裝置包括子板、母板、測(cè)控制端、測(cè)試監(jiān)顯端，波形轉(zhuǎn)換裝置。其中子板焊接了被測(cè)的FPGA芯片，JTAG下載接口、以及芯片管腳在PCB走線到子板四周的過(guò)孔。芯片所有用戶管腳、電源管腳都以等長(zhǎng)布線的方式引到子板四周；母板為物理電信號(hào)產(chǎn)生裝置，母板上包含512個(gè)信號(hào)連接點(diǎn)，若干電源連接點(diǎn)和共地點(diǎn)。子板的過(guò)孔與母板的連接點(diǎn)之間采用等長(zhǎng)的屏蔽雙絞線焊接相連；測(cè)試控制端為一臺(tái)工控機(jī)，負(fù)責(zé)整個(gè)測(cè)試激勵(lì)的控制，包括電壓和電流的分配、電壓轉(zhuǎn)換時(shí)間的控制、電壓上電順序的控制以及被測(cè)芯片輸入輸出接口信號(hào)的控制等，這些控制都是用戶在測(cè)試控制端以編寫(xiě)控制代碼的方式實(shí)現(xiàn)；監(jiān)顯端負(fù)責(zé)對(duì)母板傳遞的輸出信號(hào)進(jìn)行實(shí)時(shí)采集并以波形的形式顯示，并且將采集的輸出信號(hào)