一種用于動力調(diào)諧陀螺儀再平衡回路的數(shù)字式解調(diào)電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于動力調(diào)諧陀螺儀再平衡回路解調(diào)技術(shù)領(lǐng)域，具體涉及一種用于動力調(diào)諧陀螺儀再平衡回路的數(shù)字式解調(diào)電路。
【背景技術(shù)】
[0002]動力調(diào)諧陀螺儀控制電路包括再平衡控制回路和交流電源電路兩部分。再平衡回路中轉(zhuǎn)子位置信息為交流信號，需要經(jīng)過解調(diào)電路轉(zhuǎn)換為直流信號，目前，常用的解調(diào)電路一般采用模擬乘法器或者開關(guān)電路完成。解調(diào)后得到的是模擬電壓。此種解調(diào)電路的輸出為模擬電壓量，且線路復(fù)雜、尺寸較大。
[0003]因此，亟需研制一種用于動力調(diào)諧陀螺儀再平衡回路的數(shù)字式解調(diào)電路，通過FPGA芯片控制高速AD芯片進(jìn)行精確實時采樣，不附加任何其他解調(diào)電路，從而實現(xiàn)解調(diào)并解調(diào)后得到的是數(shù)字量，線路簡單且尺寸較小的技術(shù)要求。

【發(fā)明內(nèi)容】

[0004]本發(fā)明要解決的技術(shù)問題是提供一種。
[0005]為了實現(xiàn)這一目的，本發(fā)明采取的技術(shù)方案是:
[0006]一種用于動力調(diào)諧陀螺儀再平衡回路的數(shù)字式解調(diào)電路，由時鐘源、FPGA芯片、DDS芯片和高速AD采樣芯片組成；時鐘源為整個系統(tǒng)的基準(zhǔn)時鐘，其他時鐘皆為該時鐘經(jīng)過變換得到；在FPGA芯片中設(shè)計實現(xiàn)以下單元:PLL鎖相環(huán)倍頻單元、AD采樣時鐘產(chǎn)生單元、相位調(diào)整單元、AD采樣控制單元、DDS芯片時鐘產(chǎn)生單元和DDS芯片控制單元；時鐘源通過FPGA芯片內(nèi)部的PLL鎖相環(huán)倍頻單元進(jìn)行四倍頻，倍頻后得到的時鐘作為FPGA的主時鐘Fm，F(xiàn)PGA內(nèi)部的時序邏輯都運行在該時鐘下；
[0007]主時鐘Fm經(jīng)過DDS芯片時鐘產(chǎn)生單元進(jìn)行一次分頻得到DDS芯片的工作時鐘Fdds ；DDS芯片控制單元按照控制流程將控制字寫入DDS芯片，控制DDS芯片的工作時鐘Fdds在DDS芯片內(nèi)部進(jìn)行二次分頻，得到時鐘Fjiei，在DDS芯片內(nèi)部產(chǎn)生頻率為Fjiei的正弦波激磁信號，該正弦波激磁信號在外部經(jīng)過功率放大進(jìn)入動力調(diào)諧陀螺儀傳感器線圈；當(dāng)陀螺轉(zhuǎn)子位置相對殼體發(fā)生變化時，傳感器線圈輸出含有轉(zhuǎn)子位置信息的正弦波載波信號；載波信號頻率為^icd ;主時鐘F111經(jīng)過AD采樣時鐘產(chǎn)生單元進(jìn)行分頻，得到頻率同樣為F^i的矩形波脈沖選通信號，該信號選通高速AD采樣芯片進(jìn)行實時采樣，采樣頻率與激磁頻率相同且相位差恒定；
[0008]通過FPGA中的相位調(diào)整單元，對頻率為Fjiei的矩形波脈沖選通信號進(jìn)行精確延時，控制采樣時刻位于傳感器正弦波輸出信號的波峰位置；通過AD采樣控制單元讀取轉(zhuǎn)換后的數(shù)字量，該數(shù)字量即為解調(diào)后的直流信號。
[0009]進(jìn)一步的，如上所述的一種用于動力調(diào)諧陀螺儀再平衡回路的數(shù)字式解調(diào)電路，其中，時鐘源采用有源晶體振蕩器，時鐘頻率為10?30MHz。
[0010]本發(fā)明可以通過DDS (直接數(shù)字合成)芯片產(chǎn)生正弦波激磁信號，與之同頻的陀螺儀傳感器輸出信號經(jīng)過同高速AD采樣芯片精確實時采樣，可以得到解調(diào)后的含有轉(zhuǎn)子位置信息的數(shù)字量，實現(xiàn)數(shù)字式解調(diào)且線路簡單可靠、尺寸小。
【附圖說明】
[0011]圖1是解調(diào)電路工作原理框圖；
[0012]圖2是信號采樣時刻與傳感器輸出波形相位關(guān)系圖。
[0013]圖中:1-時鐘源,2-PLL鎖相環(huán)倍頻單元,3-AD采樣時鐘產(chǎn)生單元,4-相位調(diào)整單元，5-AD采樣控制單元，6-DDS芯片時鐘產(chǎn)生單元，7-DDS芯片控制單元，8-高速AD采樣芯片，9-DDS芯片，10-傳感器線圈。
【具體實施方式】
[0014]下面結(jié)合附圖對本發(fā)明技術(shù)方案進(jìn)行進(jìn)一步詳細(xì)說明。
[0015]如圖1所示，本發(fā)明一種用于動力調(diào)諧陀螺儀再平衡回路的數(shù)字式解調(diào)電路，由時鐘源、FPGA芯片、DDS芯片和高速AD采樣芯片組成；時鐘源為整個系統(tǒng)的基準(zhǔn)時鐘，其他時鐘皆為該時鐘經(jīng)過變換得到；為了避免不必要的電磁兼容性問題，時鐘源采用有源晶體振蕩器，時鐘頻率選擇在10MHz-30MHz之間在FPGA芯片中設(shè)計實現(xiàn)以下單元:PLL鎖相環(huán)倍頻單元、AD采樣時鐘產(chǎn)生單元、相位調(diào)整單元、AD采樣控制單元、DDS芯片時鐘產(chǎn)生單元和DDS芯片控制單元；時鐘源通過FPGA芯片內(nèi)部的PLL鎖相環(huán)倍頻單元進(jìn)行四倍頻，倍頻后得到的時鐘作為FPGA的主時鐘Fm，F(xiàn)PGA內(nèi)部的時序邏輯都運行在該時鐘下；
[0016]主時鐘Fm經(jīng)過DDS芯片時鐘產(chǎn)生單元進(jìn)行一次分頻得到DDS芯片的工作時鐘Fdds ；DDS芯片控制單元按照控制流程將控制字寫入DDS芯片，控制DDS芯片的工作時鐘Fdds在DDS芯片內(nèi)部進(jìn)行二次分頻，得到時鐘Fjiei，在DDS芯片內(nèi)部產(chǎn)生頻率為Fjiei的正弦波激磁信號，該正弦波激磁信號在外部經(jīng)過功率放大進(jìn)入動力調(diào)諧陀螺儀傳感器線圈；當(dāng)陀螺轉(zhuǎn)子位置相對殼體發(fā)生變化時，傳感器線圈輸出含有轉(zhuǎn)子位置信息的正弦波載波信號；載波信號頻率為^icd ;主時鐘F111經(jīng)過AD采樣時鐘產(chǎn)生單元進(jìn)行分頻，得到頻率同樣為F^i的矩形波脈沖選通信號，該信號選通高速AD采樣芯片進(jìn)行實時采樣，采樣頻率與激磁頻率相同且相位差恒定；
[0017]通過FPGA中的相位調(diào)整單元，對頻率為Fjiei的矩形波脈沖選通信號進(jìn)行精確延時，控制采樣時刻位于傳感器正弦波輸出信號的波峰位置，如圖2所示；通過AD采樣控制單元讀取轉(zhuǎn)換后的數(shù)字量，該數(shù)字量即為解調(diào)后的直流信號。
【主權(quán)項】
1.一種用于動力調(diào)諧陀螺儀再平衡回路的數(shù)字式解調(diào)電路，其特征在于，由時鐘源、FPGA芯片、DDS芯片和高速AD采樣芯片組成； 時鐘源為整個系統(tǒng)的基準(zhǔn)時鐘，其他時鐘皆為該時鐘經(jīng)過變換得到； 在FPGA芯片中設(shè)計實現(xiàn)以下單元:PLL鎖相環(huán)倍頻單元、AD采樣時鐘產(chǎn)生單元、相位調(diào)整單元、AD采樣控制單元、DDS芯片時鐘產(chǎn)生單元和DDS芯片控制單元； 時鐘源通過FPGA芯片內(nèi)部的PLL鎖相環(huán)倍頻單元進(jìn)行四倍頻，倍頻后得到的時鐘作為FPGA的主時鐘Fm，F(xiàn)PGA內(nèi)部的時序邏輯都運行在該時鐘下； 主時鐘Fm經(jīng)過DDS芯片時鐘產(chǎn)生單元進(jìn)行一次分頻得到DDS芯片的工作時鐘Fdds ；DDS芯片控制單元按照控制流程將控制字寫入DDS芯片，控制DDS芯片的工作時鐘Fdds在DDS芯片內(nèi)部進(jìn)行二次分頻，得到時鐘Fjiei，在DDS芯片內(nèi)部產(chǎn)生頻率為Fjiei的正弦波激磁信號，該正弦波激磁信號在外部經(jīng)過功率放大進(jìn)入動力調(diào)諧陀螺儀傳感器線圈；當(dāng)陀螺轉(zhuǎn)子位置相對殼體發(fā)生變化時，傳感器線圈輸出含有轉(zhuǎn)子位置信息的正弦波載波信號；載波信號頻率為Fjicd ； 主時鐘Fm經(jīng)過AD采樣時鐘產(chǎn)生單元進(jìn)行分頻，得到頻率同樣為Fjicd的矩形波脈沖選通信號，該信號選通高速AD采樣芯片進(jìn)行實時采樣，采樣頻率與激磁頻率相同且相位差恒定; 通過FPGA中的相位調(diào)整單元，對頻率為Fjiei的矩形波脈沖選通信號進(jìn)行精確延時，控制采樣時刻位于傳感器正弦波輸出信號的波峰位置； 通過AD采樣控制單元讀取轉(zhuǎn)換后的數(shù)字量，該數(shù)字量即為解調(diào)后的直流信號。2.如權(quán)利要求1所述的一種用于動力調(diào)諧陀螺儀再平衡回路的數(shù)字式解調(diào)電路，其特征在于，時鐘源采用有源晶體振蕩器，時鐘頻率為10?30MHz。
【專利摘要】本發(fā)明屬于動力調(diào)諧陀螺儀再平衡回路解調(diào)技術(shù)領(lǐng)域，具體涉及一種用于動力調(diào)諧陀螺儀再平衡回路的數(shù)字式解調(diào)電路，由時鐘源、FPGA芯片、DDS芯片和高速AD采樣芯片組成；在FPGA芯片中設(shè)計實現(xiàn)以下單元：PLL鎖相環(huán)倍頻單元、AD采樣時鐘產(chǎn)生單元、相位調(diào)整單元、AD采樣控制單元、DDS芯片時鐘產(chǎn)生單元和DDS芯片控制單元；當(dāng)陀螺轉(zhuǎn)子位置相對殼體發(fā)生變化時，傳感器線圈輸出含有轉(zhuǎn)子位置信息的正弦波載波信號；主時鐘Fm經(jīng)過AD采樣時鐘產(chǎn)生單元進(jìn)行分頻，得到頻率同樣為Fjici的矩形波脈沖選通信號，該信號選通高速AD采樣芯片進(jìn)行實時采樣，采樣頻率與激磁頻率相同且相位差恒定；通過AD采樣控制單元讀取轉(zhuǎn)換后的數(shù)字量，該數(shù)字量即為解調(diào)后的直流信號。
【IPC分類】G01C19/02
【公開號】CN104976994
【申請?zhí)枴緾N201410129529
【發(fā)明人】李海濱, 楊麗, 王海軍, 韋宇聰, 劉軍文, 湯繼兵
【申請人】北京自動化控制設(shè)備研究所
【公開日】2015年10月14日
【申請日】2014年4月2日