D觸發(fā)器的數(shù)據(jù)建立時間的測量電路的制作方法
【技術(shù)領域】
[0001]本發(fā)明涉及一種半導體集成電路，特別是涉及一種D觸發(fā)器(DFF)的數(shù)據(jù)建立時間的測量電路。
【背景技術(shù)】
[0002]如圖1所示，是D觸發(fā)器的數(shù)據(jù)建立時間(setup)的示意圖；D觸發(fā)器101的D端即數(shù)據(jù)輸入端連接數(shù)據(jù)輸入信號DATA，時鐘輸入端連接時鐘輸入信號CLOCK，在時鐘輸入信號CLOCK的上升沿，D觸發(fā)器101的Q輸出端或Q非輸出端將根據(jù)數(shù)據(jù)輸入信號DATA進行數(shù)據(jù)切換，但是一個實現(xiàn)條件是數(shù)據(jù)輸入信號DATA必須在距離時鐘輸入信號CLOCK的上升沿的一個數(shù)據(jù)建立時間之前就保持穩(wěn)定，在時鐘輸入信號CLOCK的上升沿之前的數(shù)據(jù)建立時間內(nèi)變化的信號將不會被輸出。
[0003]在圖1中SETUP是兩根虛線之間延時，由圖1可知，由圖1可知，當數(shù)據(jù)輸入信號DATA在時鐘輸入信號CLOCK的上升沿之前的超過setup時間的寬度都保持不變時，這時輸出信號是正確的，即Q輸出端輸出為時鐘輸入信號CLOCK的上升沿時數(shù)據(jù)輸入信號DATA的值;而當數(shù)據(jù)輸入信號DATA在時鐘輸入信號CLOCK的上升沿之前的setup時間的寬度內(nèi)就變化時，這時輸出信號將不正確，即Q輸出端輸出不再為時鐘輸入信號CLOCK的上升沿時數(shù)據(jù)輸入信號DATA的值，而是變化前的值。
[0004]所以在數(shù)字設計中，標準單元庫內(nèi)D觸發(fā)器的數(shù)據(jù)建立時間是其關(guān)鍵技術(shù)指標之一。在單元庫設計完成后，需要對其進行測量，從而驗證設計、仿真數(shù)據(jù)庫和silicon數(shù)據(jù)的一致性。但是D觸發(fā)器的數(shù)據(jù)建立時間一般在ps的數(shù)量級，直接測量比較困難。

【發(fā)明內(nèi)容】

[0005]本發(fā)明所要解決的技術(shù)問題是提供一種D觸發(fā)器的數(shù)據(jù)建立時間的測量電路，能實現(xiàn)D觸發(fā)器的數(shù)據(jù)建立時間的準確測量。
[0006]為解決上述技術(shù)問題，本發(fā)明提供的D觸發(fā)器的數(shù)據(jù)建立時間的測量電路包括m個D觸發(fā)器，將各所述D觸發(fā)器的數(shù)據(jù)輸入端都連接數(shù)據(jù)輸入信號;各所述D觸發(fā)器的復位清零端都連接復位清零信號。
[0007 ]每一個所述D觸發(fā)器的Q輸出端輸出I位正相數(shù)據(jù)輸出信號、Q非輸出端輸出I位反相數(shù)據(jù)輸出信號，m個所述D觸發(fā)器的Q輸出端共輸出m位正相數(shù)據(jù)輸出信號、Q非輸出端共輸出m位反相數(shù)據(jù)輸出信號;令k為O至m-Ι中的任意一個值，第k位正相數(shù)據(jù)輸出信號所對應的所述D觸發(fā)器為第k位D觸發(fā)器，所述第k位D觸發(fā)器的時鐘輸入端通過k+Ι個數(shù)據(jù)緩沖器連接到時鐘輸入信號，各所述數(shù)據(jù)緩沖器具有相同的延時。
[0008]測量時，在各所述D觸發(fā)器的Q輸出端的正相數(shù)據(jù)輸出信號都為“O”的狀態(tài)下，將所述數(shù)據(jù)輸入信號由“O”狀態(tài)切換為“I”狀態(tài)，所述時鐘輸入信號跟隨所述數(shù)據(jù)輸入信號變化，通過讀取所述m位正相數(shù)據(jù)輸出信號中為狀態(tài)“O”的個數(shù)或者所述m位反相數(shù)據(jù)輸出信號中為狀態(tài)“I”的個數(shù)，將該個數(shù)乘以所述數(shù)據(jù)緩沖器的延時得到所述D觸發(fā)器的數(shù)據(jù)建立時間。
[0009]進一步的改進是，還包括:數(shù)據(jù)緩沖器的延時測量電路;所述數(shù)據(jù)緩沖器的延時測量電路包括η個數(shù)據(jù)緩沖器，一個兩輸入的異或門。
[0010]所述異或門的一個輸入端直接連接所述時鐘輸入信號，所述異或門的另一個輸入端通過η個所述數(shù)據(jù)緩沖器連接到所述時鐘輸入信號。
[0011 ]測量時，在所述時鐘輸入信號由“O”狀態(tài)切換為“I”狀態(tài)之后，讀取所述異或門的輸出信號的高電平持續(xù)時間，用該高電平持續(xù)時間除以η得到所述數(shù)據(jù)緩沖器的延時。
[0012]進一步的改進是，所述復位清零信號、所述輸入輸入信號和所述時鐘輸入信號由外部驅(qū)動控制裝置提供;所述m位正相數(shù)據(jù)輸出信號或所述m位反相數(shù)據(jù)輸出信號由外部讀取裝置讀取。
[0013]進一步的改進是，所述復位清零信號、所述輸入輸入信號和所述時鐘輸入信號由外部驅(qū)動控制裝置提供;所述m位正相數(shù)據(jù)輸出信號或所述m位反相數(shù)據(jù)輸出信號由外部讀取裝置讀取，所述異或門的輸出信號由外部讀取裝置讀取。
[0014]進一步的改進是，m的大小根據(jù)所述D觸發(fā)器的數(shù)據(jù)建立時間確定，要求保證m乘以所述數(shù)據(jù)緩沖器的延時大于所述D觸發(fā)器的數(shù)據(jù)建立時間。
[0015]進一步的改進是，每一個所述D觸發(fā)器的時鐘輸入端都和一個所述數(shù)據(jù)緩沖器的輸出端相連，和所述D觸發(fā)器的時鐘輸入端相連的所述數(shù)據(jù)緩沖器的數(shù)量為m，該m個所述數(shù)據(jù)緩沖器串聯(lián)起來，第O位數(shù)據(jù)緩沖器的輸入端連接所述時鐘輸入信號，第k位數(shù)據(jù)緩沖器的輸入端連接第k-Ι位數(shù)據(jù)緩沖器的輸出端，第k為數(shù)據(jù)緩沖器的輸出端連接到第k位D觸發(fā)器的時鐘輸入端。
[0016]進一步的改進是，η比m大一個數(shù)量級以上，所述數(shù)據(jù)緩沖器的延時測量電路中的前m個數(shù)據(jù)緩沖器的輸出端和對應的所述D觸發(fā)器的時鐘輸入端相連，其中，第O位數(shù)據(jù)緩沖器的輸入端連接所述時鐘輸入信號，第k位數(shù)據(jù)緩沖器的輸入端連接第k-Ι位數(shù)據(jù)緩沖器的輸出端，第k為數(shù)據(jù)緩沖器的輸出端連接到第k位D觸發(fā)器的時鐘輸入端。
[0017]本發(fā)明通過設置m位D觸發(fā)器，相鄰位D觸發(fā)器的時鐘輸入信號之間通過數(shù)據(jù)緩沖器進行延時且相鄰位的D觸發(fā)器的延時等于一個數(shù)據(jù)緩沖器的延時。在測量時，將數(shù)據(jù)輸入信號由“O”狀態(tài)切換為“I”狀態(tài)、時鐘輸入信號跟隨數(shù)據(jù)輸入信號變化，這時，D觸發(fā)器將會根據(jù)時鐘輸入端的實際接收到的延時后的時鐘信號的上升沿進行數(shù)據(jù)輸出信號的切換:
[0018]如果對應位的D觸發(fā)器延時后的時鐘信號從“O”狀態(tài)切換為“I”狀態(tài)時和數(shù)據(jù)輸入信號由“O”狀態(tài)切換為“I”狀態(tài)時的延時大于等于數(shù)據(jù)建立時間、則該對應位的D觸發(fā)器的Q輸出端輸出T、非Q輸出端輸出“O” ；而如果對應位的D觸發(fā)器延時后的時鐘信號從“O”狀態(tài)切換為“I”狀態(tài)時和數(shù)據(jù)輸入信號由“O”狀態(tài)切換為“I”狀態(tài)時的延時小于數(shù)據(jù)建立時間、則該對應位的D觸發(fā)器的Q輸出端輸出“O”、非Q輸出端輸出“I”。
[0019]最后通過讀取m位D觸發(fā)器的m位正相數(shù)據(jù)輸出信號中“O”的個數(shù)或m位反相數(shù)據(jù)輸出信號中“I”的個數(shù)，通過該個數(shù)和緩沖器的延時的乘積即可得到D觸發(fā)器的數(shù)據(jù)建立時間。
【附圖說明】
[0020]下面結(jié)合附圖和【具體實施方式】對本發(fā)明作進一步詳細的說明:[0021 ]圖1是D觸發(fā)器的數(shù)據(jù)建立時間的示意圖；
[0022]圖2是本發(fā)明實施例D觸發(fā)器的數(shù)據(jù)建立時間的測量電路圖；
[0023]圖3是圖2中的輸入輸出信號的波形圖。
【具體實施方式】
[0024]如圖2所示，是本發(fā)明實施例D觸發(fā)器的數(shù)據(jù)建立時間的測量電路圖；如圖3所示，是圖2中的輸入輸出信號的波形圖。本發(fā)明實施例D觸發(fā)器的數(shù)據(jù)建立時間的測量電路包括m個D觸發(fā)器201，將各所述D觸發(fā)器201的數(shù)據(jù)輸入端即D端都連接數(shù)據(jù)輸入信號DATA;各所述D觸發(fā)器201的復位清零端即CLR端都連接復位清零信號CLEAR。
[0025]每一個所述D觸發(fā)器201的Q輸出端輸出I位正相數(shù)據(jù)輸出信號、Q非輸出端輸出I位反相數(shù)據(jù)輸出信號，m個所述D觸發(fā)器201的Q輸出端共輸出m位正相數(shù)據(jù)輸出信號、Q非輸出端共輸出m位反相數(shù)據(jù)輸出信號，如圖2中，OUTPUT data〈m-l:0>對應于m位正相數(shù)據(jù)輸出信號;令k為O至m-Ι中的任意一個值，第k位正相數(shù)據(jù)輸出信號所對應的所述D觸發(fā)器201為第k位D觸發(fā)器201，如圖中的DFFO對應于第O位D觸發(fā)器201，DFF1對應于第I位D觸發(fā)器201，DFFm-1對應于第m-Ι位D觸發(fā)器201。所述第k位D觸發(fā)器201的時鐘輸入端通過k+Ι個數(shù)據(jù)緩沖器(buffer )202連接到時鐘輸入信號CLOCK，各所述數(shù)據(jù)緩沖器202具有相同的延時
Tbuf-delay ο
[0026]本發(fā)明實施例中，m的大小根據(jù)所述D觸發(fā)器201的數(shù)據(jù)建立時間確定，要求保證m乘以所述數(shù)據(jù)緩沖器202的延時大于所述D觸發(fā)器201的數(shù)據(jù)建立時間。
[0027]本發(fā)明實施例中，還包括數(shù)據(jù)緩沖器202的延時即Tbuf-delay的測量電路;所述數(shù)據(jù)緩沖器202的延時測量電路包括η個數(shù)據(jù)緩沖器202，一個兩輸入的異或門203。
[0028]所述異或門203的一個輸入端直接連接所述時鐘輸入信號CLOCK，所述異或門203的另一個輸入端通過η個所述數(shù)據(jù)緩沖器202連接到所述時鐘輸入信號CLOCK。
[0029]測量時，在所述時鐘輸入信號CLOCK由“O”狀態(tài)切換為“I”狀態(tài)之后，讀取所述異或門203的輸出信號0UTPUT2的高電平持續(xù)時間，用該高電平持續(xù)時間除以η得到所述數(shù)據(jù)緩沖器202的延時。
[0030]本發(fā)明實施例中，每一個所述D觸發(fā)器201的時鐘輸入端都和一個所述數(shù)據(jù)緩沖器202的輸出端相連，和所述D觸發(fā)器201的時鐘輸入端相連的所述數(shù)據(jù)緩沖器202的數(shù)量為m，該m個所述數(shù)據(jù)緩沖器202串聯(lián)起來，第O位數(shù)據(jù)緩沖器202的輸入端連接所述時鐘輸入信號CLOCK，第k位數(shù)據(jù)緩沖器202的輸入端連接第k-Ι位數(shù)據(jù)緩沖器202的輸出端，第k為數(shù)據(jù)緩沖器202的輸出端連接到第k位D觸發(fā)器201的時鐘輸入端。
[0031]本發(fā)明實施例中η設置的遠大于m如η比m大一個數(shù)量級以上，所述數(shù)據(jù)緩沖器202的延時測量電路中的前m個數(shù)據(jù)緩沖器202的輸出端和對應的所述D觸發(fā)器201的時鐘輸入端相連，其中，第O位數(shù)據(jù)緩沖器202的輸入端連接所述時鐘輸入信號CLOCK，第