專利名稱：運算放大器及采用該放大器的恒流發(fā)生電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置等中，有必要使啟動時間高速化的運算放大器和采用該放大器的恒流發(fā)生電路。
背景技術(shù)：
以前，作為采用運算放大器的恒流發(fā)生電路，例如有如下文獻所述的電路。
特開平5-313765號公報該專利文獻1的圖3所示的恒流發(fā)生電路中，具備構(gòu)成負(fù)反饋偏置電路的運算放大器；柵極連接到該運算放大器的輸出端子的電流源用的P溝道型MOS晶體管(以下稱為「PMOS」)；在該PMOS的源極和電源電位(以下稱為「VDD」)結(jié)點之間連接的基準(zhǔn)電阻；在上述PMOS的漏極和接地電位(以下稱為「VSS」)結(jié)點之間連接的負(fù)載電阻，上述PMOS的源極與上述運算放大器的反相輸入端子反饋連接，上述運算放大器的非反相輸入端子被輸入基準(zhǔn)電壓。
該恒流發(fā)生電路中，運算放大器的非反相輸入端子被施加基準(zhǔn)電壓，將該運算放大器的輸出端子輸出的偏置電壓供給PMOS的柵極，輸出電流流向負(fù)載電阻。該輸出電流的值通過基準(zhǔn)電阻的電壓降而檢出，負(fù)反饋輸入到運算放大器的反相輸入端子。因而，運算放大器為了使基準(zhǔn)電壓和基準(zhǔn)電阻的電壓降相等，動作成生成PMOS的偏置電壓，輸出電流與負(fù)載電阻的電阻值無關(guān)地成為一定。
為了使PMOS的輸出電流成為截止?fàn)顟B(tài)，必須改變供給運算放大器的非反相輸入端子的基準(zhǔn)電壓以便與VDD相等，從而，使輸出電流導(dǎo)通/截止需要時間。因而，專利文獻1的圖1中，運算放大器的輸出端子和PMOS的柵極之間設(shè)置第1開關(guān)，使從運算放大器的輸出端子供給PMOS的柵極的偏置電壓導(dǎo)通/截止，該第1開關(guān)成為截止?fàn)顟B(tài)時，設(shè)置將PMOS成為截止?fàn)顟B(tài)的電壓供給該PMOS的柵極的第2開關(guān)，使該PMOS的導(dǎo)通/截止動作高速化。
傳統(tǒng)的恒流發(fā)生電路中采用的運算放大器，一般地說，具有差動放大2輸入的差動級和放大該輸出并輸出偏置電壓的放大級，通過設(shè)定小的差動級的增益(＝輸出電壓/輸入電壓)和大的放大級的增益，確保相位補償?shù)挠嘣！?br> 但是，恒流發(fā)生電路啟動時，運算放大器的差動級中，由于2輸入的電壓電平差，該差動級的輸出電壓變動到規(guī)定的電壓電平，但是由于差動級的增益設(shè)定得小，因此該輸出電壓達到規(guī)定的電壓電平花費長時間。結(jié)果，恒流發(fā)生電路的輸出端子中，有從啟動后到獲得低電流花費長時間的問題。
本發(fā)明針對傳統(tǒng)問題的解決，目的是提供可使啟動時間高速化的運算放大器和采用它的恒流發(fā)生電路。

發(fā)明內(nèi)容
本發(fā)明的運算放大器，具備輸入第1輸入信號的第1輸入端子、輸入第2輸入信號的第2輸入端子、輸入在第1邏輯電平和第2邏輯電平之間遷移的啟動信號的控制端子以及輸出端子；復(fù)位部件；差動級；放大級；電容。
上述復(fù)位部件，在上述控制端子輸入的上述啟動信號是上述第1邏輯電平時，將第1結(jié)點復(fù)位到第2電位，第2結(jié)點復(fù)位到不同于上述第2電位的第1電位，上述輸出端子復(fù)位到上述第2電位，當(dāng)上述啟動信號成為上述第2邏輯電平時，將上述第1結(jié)點從上述第2電位斷開，上述第2結(jié)點從上述第1電位斷開，上述輸出端子從上述第2電位斷開。
上述差動級在上述啟動信號成為上述第2邏輯電平，上述第1結(jié)點的電位遷移到規(guī)定電平時成為激活狀態(tài)，將上述第1輸入端子輸入的上述第1輸入信號和上述第2輸入端子輸入的上述第2輸入信號的差分放大并向上述第2結(jié)點輸出。上述放大級在上述第1結(jié)點的電位遷移到上述規(guī)定電平時成為激活狀態(tài)，放大上述第2結(jié)點的電位并向上述輸出端子輸出。上述電容在上述控制端子和上述第2結(jié)點之間連接。
本發(fā)明的其他運算放大器，具備輸入第1輸入信號的第1輸入端子、輸入第2輸入信號的第2輸入端子、輸入在第1邏輯電平和第2邏輯電平之間遷移的啟動信號的控制端子以及輸出端子；復(fù)位部件；差動級；放大級；第1、第2開關(guān)部件。
上述復(fù)位部件在上述控制端子輸入的上述啟動信號是上述第1邏輯電平時，將第1結(jié)點復(fù)位到第2電位，第2結(jié)點復(fù)位到不同于上述第2電位的第1電位，上述輸出端子復(fù)位到上述第2電位，當(dāng)上述啟動信號成為上述第2邏輯電平時，將上述第1結(jié)點從上述第2電位斷開，上述第2結(jié)點從上述第1電位斷開，上述輸出端子從上述第2電位斷開。
上述差動級，在上述啟動信號成為上述第2邏輯電平，上述第1結(jié)點的電位遷移到規(guī)定電平時成為激活狀態(tài)，將上述第1輸入端子輸入的上述第1輸入信號和上述第2輸入端子輸入的上述第2輸入信號的差分放大并從輸出結(jié)點向上述第2結(jié)點輸出。上述放大級，在上述第1結(jié)點的電位遷移到上述規(guī)定電平時成為激活狀態(tài)，放大上述第2結(jié)點的電位并向上述輸出端子輸出。
上述第1開關(guān)部件，在上述啟動信號為上述第1邏輯電平時，將上述輸出結(jié)點保持為上述第2電位，上述啟動信號成為上述第2邏輯電平時，將上述輸出結(jié)點從上述第2電位斷開，使上述差動級成為激活狀態(tài)。上述第2開關(guān)部件，在上述啟動信號為上述第1邏輯電平時，切斷上述輸出結(jié)點和上述第2結(jié)點，上述啟動信號成為上述第2邏輯電平時，連接上述輸出結(jié)點和上述第2結(jié)點。
本發(fā)明的恒流發(fā)生電路，具備本發(fā)明的運算放大器和根據(jù)上述運算放大器中的上述輸出端子輸出的信號而輸出恒流的晶體管，上述運算放大器中的上述第1輸入端子被輸入基準(zhǔn)電壓，上述運算放大器中的上述第2的輸入端子被反饋輸入由上述晶體管的輸出電流產(chǎn)生的電壓。
根據(jù)本發(fā)明的運算放大器及采用它的恒流發(fā)生電路，由于在輸入啟動信號的控制端子和第2結(jié)點之間設(shè)置電容，因此在恒流發(fā)生電路啟動時，差動級的輸出側(cè)的第2結(jié)點通過耦合效應(yīng)，在啟動信號的切換定時，僅以特定的電壓遷移，從而可更快遷移到規(guī)定的電壓電平。從而，恒流發(fā)生電路中，通過將運算放大器的差動級的增益設(shè)定得小，可縮短從啟動到獲得恒流的時間。
根據(jù)本發(fā)明的其他運算放大器及采用它的恒流發(fā)生電路，由于在運算放大器內(nèi)設(shè)置第1及第2開關(guān)部件，因此在恒流發(fā)生電路啟動時，復(fù)位周期中固定到規(guī)定電壓的差動級的輸出側(cè)的第2結(jié)點與復(fù)位周期中固定到規(guī)定電壓的輸出結(jié)點短路，在啟動信號的切換定時，僅以特定的電壓遷移，從而可更快地遷移到規(guī)定的電壓電平。從而，恒流發(fā)生電路中，通過將運算放大器內(nèi)的差動級的增益設(shè)定得小，可縮短從啟動到獲得恒流的時間。而且，由于僅追加第1及第2開關(guān)部件，可以較小的布局空間實現(xiàn)。


圖1是本發(fā)明的實施例1的運算放大器3的電路結(jié)構(gòu)圖。
圖2是本發(fā)明的實施例1的恒流發(fā)生電路的電路。
圖3是運算放大器3A啟動時的各信號的波形圖。
圖4是圖3的各信號的波形集中到一起的波形圖。
圖5是圖1的運算放大器3啟動時的各信號的波形圖。
圖6是圖5的各信號的波形集中到一起的波形圖。
圖7是本發(fā)明的實施例2的運算放大器3B的電路結(jié)構(gòu)圖。
圖8是圖7的運算放大器3B啟動時的各信號的波形圖。
圖9是圖8的各信號的波形集中到一起的波形圖。
3、3B 運算放大器5 NMOS6 PMOS10 偏置電路20，20B 差動級30 放大級37 電容41 PMOS42，43 NMOS具體實施方式
運算放大器具備輸入第1輸入信號的第1輸入端子、輸入第2輸入信號的第2輸入端子，輸入在第1邏輯電平(例如，″L″電平)和第2邏輯電平(例如，″H″電平)之間遷移的啟動信號的控制端子及輸出端子；復(fù)位部件；差動級；放大級；電容。
上述復(fù)位部件，在上述控制端子輸入的上述啟動信號是上述第1邏輯電平時，將第1結(jié)點復(fù)位到第2電位(例如，″H″)，第2結(jié)點復(fù)位到第1電位(例如，″L″)，上述輸出端子復(fù)位到上述第2電位，當(dāng)上述啟動信號成為上述第2邏輯電平時，將上述第1結(jié)點從上述第2電位斷開，上述第2結(jié)點從上述第1電位斷開，上述輸出端子從上述第2電位斷開。
上述差動級，在上述啟動信號成為上述第2邏輯電平，上述第1結(jié)點的電位遷移到規(guī)定電平時成為激活狀態(tài)，將上述第1輸入端子輸入的上述第1輸入信號和上述第2輸入端子輸入的上述第2輸入信號的差分放大并向上述第2結(jié)點輸出。上述放大級，在上述第1結(jié)點的電位遷移到上述規(guī)定電平時成為激活狀態(tài)，放大上述第2結(jié)點的電位并向上述輸出端子輸出。
上述電容在上述控制端子和上述第2結(jié)點之間連接。啟動時，差動級的輸出側(cè)的第2結(jié)點由于電容的耦合效應(yīng)，在啟動信號的切換定時，僅以特定的電壓上升，從而可更快地從第1電位″L″上升到規(guī)定的電壓電平。
(實施例1的構(gòu)成)圖2是本發(fā)明的實施例1的恒流發(fā)生電路的電路。
該恒流發(fā)生電路具有輸入第1輸入信號(例如，成為基準(zhǔn)電壓的輸入電壓)INN的輸入端子1、輸入啟動信號EN的輸入端子2、第1輸入端子(例如，反相輸入端子)3a、第2輸入端子(例如，非反相輸入端子)3b、控制端子3c及輸出端子3d，并具有構(gòu)成負(fù)反饋偏置電路的運算放大器3，其輸入端子1與運算放大器3的反相輸入端子3a連接。輸入端子2與運算放大器3的控制端子3c連接的同時，經(jīng)由信號反相用的反相器4與第3開關(guān)部件、例如N溝道型MOS晶體管(以下稱為「NMOS」。)5的柵極連接。
NMOS5的源極與VSS結(jié)點連接，該NMOS5的漏極與輸入第2輸入信號(例如，反饋電壓)INP的運算放大器3的非反相輸入端子3b和電流源用晶體管(例如，PMOS)6的漏極連接。輸出輸出電壓OUT的運算放大器3的輸出端子3d與PMOS6的柵極連接，該PMOS6的源極與VDD結(jié)點連接。PMOS6的漏極經(jīng)由負(fù)載電阻7與VSS結(jié)點連接的同時，與輸出對應(yīng)于輸入電壓INN的恒流的輸出端子8連接。
圖1是本發(fā)明的實施例1中圖2中的運算放大器3的電路結(jié)構(gòu)圖。
該運算放大器3具備通過啟動信號EN的第2邏輯電平(例如，″H″電平)而成為激活狀態(tài)并流出恒流的電流源即偏置電路10；放大反相輸入端子3a輸入的輸入電壓INN和非反相輸入端子3b輸入的反饋電壓INP的差分并從輸出結(jié)點MID向第2結(jié)點NGATE輸出的差動級20；放大第2結(jié)點NGATE的電壓并從輸出端子3d向輸出電壓OUT輸出的放大級30；由相位補償用的電阻26和PMOS組成的MOS電容27。
偏置電路10具有PMOS11、NMOS12及電阻13，它們在VDD結(jié)點和VSS結(jié)點之間串聯(lián)連接。PMOS11的漏極及柵極與第1結(jié)點BIAS連接。NMOS12的柵極與輸入啟動信號EN的控制端子3c連接。
差動級20由PMOS21、22、23及NMOS24、25構(gòu)成。PMOS21的柵極與結(jié)點BIAS連接，源極與VDD結(jié)點連接。PMOS21的漏極與PMOS22、23的源極連接，該PMOS22的柵極與電壓INN輸入用的反相輸入端子3a連接，PMOS23的柵極與電壓INP輸入用的非反相輸入端3b連接。PMOS22的漏極與NMOS24的漏極及柵極連接，該NMOS24的源極與VSS結(jié)點連接。PMOS23的漏極經(jīng)由輸出結(jié)點MID與NMOS25的漏極連接，該NMOS25的源極與VSS結(jié)點連接。輸出結(jié)點MID經(jīng)由電阻26及MOS電容27與放大級30連接的同時，經(jīng)由第2結(jié)點NGATE與該放大級30連接。
放大級30具有PMOS31、輸出端子3d及NMOS32，它們在VDD結(jié)點和VSS結(jié)點之間串聯(lián)連接。PMOS31的源極與VDD結(jié)點連接，柵極與結(jié)點BIAS連接，漏極經(jīng)由輸出端子3d與MOS電容27及NMOS32的漏極連接。NMOS32的柵極與結(jié)點NGATE連接，漏極與VSS結(jié)點連接。
該運算放大器3設(shè)有當(dāng)輸入控制端子3c的啟動信號EN為第1邏輯電平(例如，″L電平″)時使該運算放大器3復(fù)位的復(fù)位部件。復(fù)位部件由PMOS33、34、反相器35及NMOS36構(gòu)成。PMOS33在復(fù)位時將結(jié)點BIAS固定為第2電位(例如，VDD的″H″)，其源極與VDD結(jié)點連接，柵極與控制端子3c連接，漏極與結(jié)點BIAS連接。PMOS34在復(fù)位時將輸出端子3d固定到第2電位(例如，VDD的″H″)，其源極與VDD結(jié)點連接，柵極與控制端子3c連接，漏極與輸出端子3d連接。反相器35使啟動信號EN反相，由在VDD結(jié)點和VSS結(jié)點之間串聯(lián)連接的PMOS35a及NMOS35b構(gòu)成。NMOS36在復(fù)位時將結(jié)點NGATE固定到第1電位(例如，VSS的″L″)，其漏極與結(jié)點NGATE連接，柵極與反相器35的輸出端子連接，源極與VSS結(jié)點連接。
而且，該運算放大器3中，本實施例1的特征即電容37在控制端子3c和結(jié)點NGATE之間連接。
(未設(shè)電容37時的動作)本實施例1的特征是在運算放大器3中設(shè)有電容37，因此，首先說明具有無該電容37的運算放大器(以下其附上符號「3A」。)的恒流發(fā)生電路啟動時的動作。
圖3是運算放大器3A的啟動時的各信號的波形圖，各橫軸是時刻(time)，各縱軸是電壓(V)。圖4是圖3的各信號的波形集中到一起的波形圖，橫軸是時刻(time)，縱軸是電壓(V)。
首先，在復(fù)位周期(圖3、圖4的時刻0～10μs(微秒))，輸入恒流發(fā)生電路的輸入端子2的啟動信號EN成為″L″電平(＝VSS)，從而，運算放大器3A內(nèi)，PMOS33、34成為導(dǎo)通狀態(tài)，NMOS12成為截止?fàn)顟B(tài)，啟動信號EN的″L″電平被反相器35反相，NMOS36成為截止?fàn)顟B(tài)。從而，結(jié)點BIAS固定到VDD，結(jié)點NGATE固定到VSS，輸出電壓OUT固定到VDD，從VDD結(jié)點到VSS結(jié)點的電流通路被切斷。另外，運算放大器3A的輸出電壓OUT固定到VDD，從而恒流發(fā)生電路內(nèi)的PMOS6成為截止?fàn)顟B(tài)，該恒流發(fā)生電路內(nèi)的所有電流通路被切斷。同時，啟動信號EN的″L″電平由反相器4反相，NMOS5成為導(dǎo)通狀態(tài)，從而輸出端子8固定到VSS。
接著，啟動信號EN成為″H″電平(＝VDD)(時刻10μs)，從而，運算放大器3A內(nèi)，PMOS33成為截止?fàn)顟B(tài)，NMOS12成為導(dǎo)通狀態(tài)，結(jié)點BIAS的電壓從VDD降低到(VDD-Vtp)(其中，Vtp是PMOS11的閾值)的附近。結(jié)點BIAS降低到電壓(VDD-Vtp)電平后，差動級20內(nèi)的PMOS21成為導(dǎo)通狀態(tài)并成為激活狀態(tài)，同時放大級30內(nèi)的PMOS31成為導(dǎo)通狀態(tài)并成為激活狀態(tài)。從而，為了令運算放大器3A的反饋電壓INP為與輸入電壓INN相同的電壓電平，結(jié)點NGATE從VSS上升到規(guī)定的電壓電平，通過NMOS32，輸出電壓OUT從VDD降低到規(guī)定的電壓電平。
這樣，反饋電壓INP成為與輸入電壓INN相同的電壓電平，從而，恒流發(fā)生電路的輸出端子8中，可獲得不依賴VDD電平且僅由輸入電壓INN的電壓電平和電阻7的電阻值確定的一定的電流。但是，產(chǎn)生下述問題。
運算放大器3A中，一般地說，通過設(shè)定小的差動級20的增益(＝輸出電壓/輸入電壓)，并設(shè)定大的放大級30的增益，來確保相位補償?shù)挠嘣！?br> 恒流發(fā)生電路啟動時，運算放大器3A內(nèi)的差動級20中，如上所述，由于差動級20的輸入電壓INN和反饋電壓INP的電壓電平差，差動級20的輸出側(cè)結(jié)點NGATE變動到規(guī)定的電壓電平，但是由于差動級20的增益設(shè)定得小，結(jié)點NGATE達到規(guī)定的電壓電平花費長時間。結(jié)果，恒流發(fā)生電路中，運算放大器3A的輸出電壓OUT達到規(guī)定的電壓電平也花費長時間(圖3、圖4的時間tUP)，輸出端子8中，產(chǎn)生啟動后獲得恒流需要花費長時間的問題。
因而，為了消除這樣的問題，本實施例1中，在運算放大器3內(nèi)的控制端子3c和結(jié)點NGATE之間設(shè)置電容37。以下，說明該動作。
(設(shè)有電容37的本實施例1的動作)圖5是圖1的運算放大器3的啟動時的各信號的波形圖，各橫軸是時刻(time)，各縱軸是電壓(V)。圖6是圖5的各信號的波形集中到一起的波形圖，橫軸是時刻(time)，縱軸是電壓(V)。
首先，復(fù)位中的動作與上述同樣。
接著，啟動信號EN從″L″電平(＝VSS)變?yōu)椤錒″電平(＝VDD)，從而，運算放大器3中與上述動作同樣，PMOS33、34成為截止?fàn)顟B(tài)，NMOS12成為導(dǎo)通狀態(tài)，并且NMOS36成為截止?fàn)顟B(tài)，結(jié)點BIAS的電壓從VDD降低到(VDD-Vtp)的附近。從而，PMOS21、31成為導(dǎo)通狀態(tài)，差動級20及放大級30成為激活狀態(tài)。為了令反饋電壓INP成為與輸入電壓INN相同的電壓電平，結(jié)點NGATE的電壓從VSS上升到規(guī)定的電平時，本實施例1中，由于輸入啟動信號EN的控制端子3c和結(jié)點NGATE之間設(shè)有電容37，因此，在啟動信號EN的切換(″L″電平→″H″電平)的定時，由于控制端子3c和結(jié)點NGATE間的耦合效應(yīng)，結(jié)點NGATE的電壓從VSS僅上升特定的電平。
這里，結(jié)點NGATE上升的電壓電平由VDD的值、電容37的值以及結(jié)點NGATE上寄生的電容的值確定，若令電容37的值為C1，結(jié)點NGATE寄生的電容的值為C2，則上升的電壓電平的理論值成為式(1)。
{C1/(C1+C2)}·VDD(1)然后，結(jié)點NGATE的電壓上升到規(guī)定的電平，輸出電壓OUT從VDD降低到規(guī)定的電平，反饋電壓INP成為與輸入電壓INN相同的電壓電平，從而與上述同樣，輸出端子8中可獲得一定的電流。
(實施例1的效果)根據(jù)本實施例1，具體是在輸入啟動信號EN的控制端子3c和結(jié)點NGATE之間設(shè)置電容37，從而恒流發(fā)生電路啟動時，差動級20的輸出側(cè)結(jié)點NGATE由于耦合效應(yīng)，在啟動信號EN的切換定時僅以特定的電壓上升，從而可更快地從VSS上升到規(guī)定的電壓電平。從而，恒流發(fā)生電路中，通過將運算放大器3的差動級20的增益設(shè)定得小，具有可縮短啟動后到在輸出端子8獲得恒流的時間的效果。
(實施例2的構(gòu)成)圖7是本發(fā)明的實施例2的運算放大器3B的電路結(jié)構(gòu)圖，與說明實施例1的運算放大器3的圖1中的要素相同的要素附上相同符號。
本實施例2的運算放大器3B為取代圖2的恒流發(fā)生電路中的運算放大器3而設(shè)計，設(shè)置第1開關(guān)部件(例如，PMOS41、NMOS42)及第2開關(guān)部件(例如，NMOS43)以取代圖1的運算放大器3中的電容37。
即，相對于圖1的電路構(gòu)成，通過以啟動信號EN作為柵極輸入的NMOS43，差動級20B的輸出結(jié)點MID和與放大級30連接的結(jié)點NGATE被分?jǐn)?。?gòu)成差動級20B的NMOS24和NMOS25的源極與新追加的NMOS42的漏極連接，該NMOS42的柵極與控制端子3c連接，源極與VSS結(jié)點連接。而且，還設(shè)有復(fù)位時固定輸出結(jié)點MID的電壓的PMOS41。其他構(gòu)成與圖1的運算放大器3同樣。
(實施例2的動作)
圖8是圖7的運算放大器3B啟動時的各信號的波形圖，各橫軸是時刻(time)，各縱軸是電壓(V)。圖9是圖8的各信號的波形集中到一起的波形圖，橫軸是時刻(time)，縱軸是電壓(V)。
首先，在復(fù)位周期(圖8、圖9的時刻0～10μs)輸入控制端子3c的啟動信號EN成為″L″電平(＝VSS)，從而，運算放大器3B內(nèi)中，PMOS33、34、41成為導(dǎo)通狀態(tài)，NMOS12、42、43成為截止?fàn)顟B(tài)，啟動信號EN被反相器35反相，NMOS36成為導(dǎo)通狀態(tài)。從而，結(jié)點BIAS固定到VDD，輸出結(jié)點MID固定到VDD，結(jié)點NGATE固定到VSS，輸出電壓OUT固定到VDD。同時，NMOS42、43成為截止?fàn)顟B(tài)，從而電流通路被切斷。另外與實施例1同樣，運算放大器3B的輸出電壓OUT固定到VDD，從而圖2的PMOS6成為截止?fàn)顟B(tài)，圖2的恒流發(fā)生電路的所有的電流通路被切斷，同時通過NMOS5，輸出端子8被固定到VSS。
接著，啟動信號EN成為″H″電平(由VDD)(圖8、圖9的時刻10μs)，從而運算放大器3B內(nèi)，PMOS33、34、41成為截止?fàn)顟B(tài)，NMOS12、42、43成為導(dǎo)通狀態(tài)，啟動信號EN被反相器35反相，NMOS36成為截止?fàn)顟B(tài)。從而，結(jié)點BIAS的電壓從VDD降低到(VDD-Vtp)的附近，PMOS21、31成為導(dǎo)通狀態(tài)且NMOS42、43成為導(dǎo)通狀態(tài)，從而，差動級20B及放大級30成為激活狀態(tài)。為了令反饋電壓INP為與輸入電壓INN相同的電壓電平，結(jié)點NGATE的電壓從VSS上升到規(guī)定的電平時，本實施例2中，在啟動信號EN的切換(″L″電平→″H″電平)的定時，NMOS43成為導(dǎo)通狀態(tài)，通過使復(fù)位周期中被固定到VDD的輸出結(jié)點MID和結(jié)點NGATE短路，結(jié)點NGATE的電壓從VSS僅以特定的電平上升。
這里，結(jié)點NGATE的電壓上升的電平由VDD的值、輸出結(jié)點MID上寄生的電容的值以及結(jié)點NGATE上寄生的電容的值確定，若令輸出結(jié)點MID寄生的電容的值為C3，結(jié)點NGATE寄生的電容的值為C4，則上升的電壓電平的理論值成為式(2)。
{C3/(C3+C4)}·VDD(2)然后，結(jié)點NGATE的電壓上升到規(guī)定的電平，輸出電壓OUT從VDD降低到規(guī)定的電壓電平，反饋電壓INP成為與輸入電壓INN相同的電壓電平，從而與實施例1同樣，在輸出端子8中可獲得一定的電流。
(實施例2的效果)根據(jù)本實施例2，可具有以下的(a)、(b)的效果。
(a)由于在運算放大器3B內(nèi)的差動級20B處設(shè)置PMOS41及NMOS42、43，因此恒流發(fā)生電路啟動時，復(fù)位周期中固定為VSS的差動級20B的輸出側(cè)結(jié)點NGATE與復(fù)位周期中固定為VDD的輸出結(jié)點MID短路，在啟動信號EN的切換定時，僅以特定的電壓上升，從而可更快地從VSS上升到規(guī)定的電壓電平。從而，恒流發(fā)生電路中，通過將運算放大器3B內(nèi)的差動級20B的增益設(shè)定得小，具有可縮短從啟動到在輸出端子8獲得恒流的時間的效果。
(b)輸出結(jié)點MID與相位補償用的MOS電容27連接，一般地說為確保相位補償而采用大的電容值。這意味著式(2)中C3的值大，啟動時上升的結(jié)點NGATE的電壓電平也變大。另一方面，若要獲得實施例1中大的上升電壓電平，則式(1)的C1的值必須大，這意味著必須追加大值的電容37。本實施例2，考慮通過僅追加3個PMOS41及NMOS42、43來取代實施例1的電容37，具有可以較小的布局空間來實現(xiàn)的效果。
本發(fā)明不限于上述實施例1、2，可以有各種變形。作為該變形例的實施例3例如有以下的(A)、(B)。
(A)圖1、圖2、圖7中，可改變電源極性，將PMOS替換成NMOS，NMOS替換成PMOS，將這些MOS晶體管替換成雙極晶體管等的其他晶體管，或者，也可以追加其他元件，刪除現(xiàn)有元件。
(B)作為圖1、圖7的運算放大器3、3B的使用例，說明了圖2的恒流發(fā)生電路，但是也可以應(yīng)用于搭載有必要使啟動時間高速化的運算放大器3、3B的其他半導(dǎo)體裝置等中。
權(quán)利要求
1.一種運算放大器，其特征在于，具備輸入第1輸入信號的第1輸入端子、輸入第2輸入信號的第2輸入端子、輸入在第1邏輯電平和第2邏輯電平之間遷移的啟動信號的控制端子以及輸出端子；復(fù)位部件，上述控制端子輸入的上述啟動信號是上述第1邏輯電平時，將第1結(jié)點復(fù)位到第2電位，第2結(jié)點復(fù)位到不同于上述第2電位的第1電位，上述輸出端子復(fù)位到上述第2電位，當(dāng)上述啟動信號成為上述第2邏輯電平時，將上述第1結(jié)點從上述第2電位斷開，上述第2結(jié)點從上述第1電位斷開，上述輸出端子從上述第2電位斷開；差動級，在上述啟動信號成為上述第2邏輯電平，上述第1結(jié)點的電位遷移到規(guī)定電平時成為激活狀態(tài)，將上述第1輸入端子輸入的上述第1輸入信號和上述第2輸入端子輸入的上述第2輸入信號的差分放大并向上述第2結(jié)點輸出；放大級，在上述第1結(jié)點的電位遷移到上述規(guī)定電平時成為激活狀態(tài)，放大上述第2結(jié)點的電位并向上述輸出端子輸出；在上述控制端子和上述第2結(jié)點之間連接的電容。
2.一種運算放大器，其特征在于，具備輸入第1輸入信號的第1輸入端子、輸入第2輸入信號的第2輸入端子、輸入在第1邏輯電平和第2邏輯電平之間遷移的啟動信號的控制端子以及輸出端子；復(fù)位部件，上述控制端子輸入的上述啟動信號是上述第1邏輯電平時，將第1結(jié)點復(fù)位到第2電位，第2結(jié)點復(fù)位到不同于上述第2電位的第1電位，上述輸出端子復(fù)位到上述第2電位，當(dāng)上述啟動信號成為上述第2邏輯電平時，將上述第1結(jié)點從上述第2電位斷開，上述第2結(jié)點從上述第1電位斷開，上述輸出端子從上述第2電位斷開；差動級，在上述啟動信號成為上述第2邏輯電平，上述第1結(jié)點的電位遷移到規(guī)定電平時成為激活狀態(tài)，將上述第1輸入端子輸入的上述第1輸入信號和上述第2輸入端子輸入的上述第2輸入信號的差分放大并從輸出結(jié)點向上述第2結(jié)點輸出；放大級，在上述第1結(jié)點的電位遷移到上述規(guī)定電平時成為激活狀態(tài)，放大上述第2結(jié)點的電位并向上述輸出端子輸出；第1開關(guān)部件，在上述啟動信號為上述第1邏輯電平時，將上述輸出結(jié)點保持為上述第2電位，上述啟動信號成為上述第2邏輯電平時，將上述輸出結(jié)點從上述第2電位斷開，使上述差動級成為激活狀態(tài)；第2開關(guān)部件，在上述啟動信號為上述第1邏輯電平時，切斷上述輸出結(jié)點和上述第2結(jié)點，上述啟動信號成為上述第2邏輯電平時，連接上述輸出結(jié)點和上述第2結(jié)點。
3.一種恒流發(fā)生電路，其特征在于，具備權(quán)利要求1或2的運算放大器；根據(jù)上述運算放大器中的上述輸出端子輸出的信號而輸出恒流的晶體管，其中，在上述運算放大器中的上述第1輸入端子輸入基準(zhǔn)電壓，在上述運算放大器中的上述第2輸入端子反饋輸入由上述晶體管的輸出電流產(chǎn)生的電壓。
4.權(quán)利要求3的恒流發(fā)生電路，其特征在于，具備第3開關(guān)部件，當(dāng)上述啟動信號為上述第1邏輯電平時，將上述運算放大器中的上述第2輸入端子保持為上述第1電位，當(dāng)上述啟動信號成為上述第2邏輯電平時，將上述第2輸入端子從上述第1電位斷開。
全文摘要
本發(fā)明在恒流發(fā)生電路設(shè)置的運算放大器，具備偏置電路(10)、差動級(20)及放大級(30)。在輸入啟動信號EN的控制端子(3c)和結(jié)點NGATE之間設(shè)置電容(37)，從而恒流發(fā)生電路啟動時，差動級(20)的輸出側(cè)結(jié)點NGATE由于耦合效應(yīng)，在啟動信號EN的切換定時僅以特定的電壓上升，從而可更快地從VSS上升到規(guī)定的電壓電平。從而，恒流發(fā)生電路中，通過將運算放大器(3)的差動級(20)的增益設(shè)定得小，具有可縮短啟動后到獲得恒流的時間的效果。
文檔編號G05F1/56GK1905358SQ20061000418
公開日2007年1月31日 申請日期2006年2月20日 優(yōu)先權(quán)日2005年7月27日
發(fā)明者小山和彥 申請人:沖電氣工業(yè)株式會社