專利名稱：雙輸入優(yōu)先級(jí)化的ldo穩(wěn)壓器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及穩(wěn)壓器，尤其涉及低電壓降輸出(LDO)穩(wěn)壓器。
背景技術(shù)：
圖4是示出常規(guī)配置中包含BUCK穩(wěn)壓器20、 LDO穩(wěn)壓器25和現(xiàn)場(chǎng)可編程 門陣列(FPGA) 30的系統(tǒng)的框圖。原始電壓源(例如電池)提供相對(duì)較高的、未 穩(wěn)壓的電壓VRAW，它被提供給BUCK穩(wěn)壓器20。 BUCK穩(wěn)壓器20將相對(duì)較高的 已穩(wěn)壓電壓VI/0 (例如3.3V)提供給FPGA 30的輸入/輸出(I/O)電路并提供給 LDO穩(wěn)壓器25，而LDO穩(wěn)壓器25將相對(duì)較低的已穩(wěn)壓電壓VcoRE (例如2.5V) 提供給FPGA 30的核心邏輯電路系統(tǒng)。
圖5是示出在啟動(dòng)期間圖4的系統(tǒng)中產(chǎn)生的各個(gè)電壓的時(shí)序圖。首先，未穩(wěn) 壓的電壓Vraw傾升，隨后在短暫的時(shí)延后BUCK穩(wěn)壓器20開(kāi)始產(chǎn)生相對(duì)較高的 已穩(wěn)壓電壓V,/0。最后，在使已穩(wěn)壓電壓V^到達(dá)高到足以允許穩(wěn)壓的電壓電平所 需的時(shí)延Tdelay之后，LDO穩(wěn)壓器25開(kāi)始產(chǎn)生相對(duì)較低的已穩(wěn)壓電壓VC0RE。
參照?qǐng)D4和圖5描述的常規(guī)配置的高效率的地方在于它使得能耗和熱量的產(chǎn) 生最小化。尤其，諸如BUCK穩(wěn)壓器20的開(kāi)關(guān)穩(wěn)壓器能以比諸如LDO穩(wěn)壓器25 的線性穩(wěn)壓器更高效率的方式來(lái)使用原始的未穩(wěn)壓電壓VRAW來(lái)穩(wěn)壓更高的I/O總 線。相比而言，線性穩(wěn)壓器優(yōu)于開(kāi)關(guān)穩(wěn)壓器的地方在于它們產(chǎn)生相對(duì)靜噪(即，無(wú) 噪聲)的己穩(wěn)壓輸出電壓，但是不那么高效率，尤其是當(dāng)原始的未穩(wěn)壓電壓Vraw 顯著高于所需的已穩(wěn)壓輸出電壓VcoRE時(shí)。因此，為了使效率最大化，BUCK穩(wěn)壓 器20和LDO穩(wěn)壓器25在圖4中所示的配置中串聯(lián)連接以使LDO穩(wěn)壓器25由比 原始的未穩(wěn)壓電壓VraW更接近所需的已穩(wěn)壓輸出電壓VC0RE的已穩(wěn)壓輸出電壓 V^驅(qū)動(dòng)。
當(dāng)諸如圖4中所示的系統(tǒng)的納入諸如微處理器、FPGA和數(shù)字專用集成電路 (ASIC)的復(fù)雜電子系統(tǒng)需要以與圖5所示的時(shí)序圖不一致的方式來(lái)對(duì)它們的功 率供給進(jìn)行定序時(shí)會(huì)產(chǎn)生問(wèn)題。尤其，F(xiàn)PGA 30的核心邏輯電路系統(tǒng)經(jīng)常需要在 I/O電路系統(tǒng)之前接收功率以使外圍設(shè)備在上電和斷電時(shí)序期間保持受控。不幸的 是，如圖5中所示，功率上高效率的常規(guī)配置致使相對(duì)較低的已穩(wěn)壓核心電壓VcoRE 必定滯后于相對(duì)較高的已穩(wěn)壓1/0電壓V^，這與所需的啟動(dòng)供電電壓的時(shí)序相反。 解決上述定序問(wèn)題的一種當(dāng)前方法是使用分立的二極管和多個(gè)穩(wěn)壓器以提供 需要的時(shí)序。然而，這種方法是不便和昂貴的。
需要的是解決上述定序問(wèn)題而不需要多個(gè)分立器件的LDO穩(wěn)壓器。

發(fā)明內(nèi)容
本發(fā)明通過(guò)提供一種雙輸入線性(例如LDO)穩(wěn)壓器結(jié)構(gòu)來(lái)解決上述定序問(wèn) 題，該雙輸入線性穩(wěn)壓器結(jié)構(gòu)包含兩個(gè)線性穩(wěn)壓器電路和一在已穩(wěn)壓供電電壓與未 穩(wěn)壓供電電壓之間偏向于使用前者來(lái)產(chǎn)生已穩(wěn)壓輸出電壓的內(nèi)部?jī)?yōu)先級(jí)邏輯機(jī)制。 未穩(wěn)壓的供電電壓從例如電池或其它原始電壓源向第一輸入端子施加，并被提供給 第一線性穩(wěn)壓器電路。已穩(wěn)壓的供電電壓從例如開(kāi)關(guān)穩(wěn)壓器向第二輸入端子施加， 并被提供給第二線性穩(wěn)壓器電路。第一和第二輸出器件(例如雙極型晶體管)各自 連接于第一和第二輸入端子與LDO輸出端子之間。第一控制電路控制第一輸出器 件以在啟動(dòng)期間(例如當(dāng)已穩(wěn)壓供電電壓過(guò)低而無(wú)法進(jìn)行穩(wěn)壓時(shí))提供所需的已穩(wěn) 壓輸出電壓。這種配置允許LDO電路在未穩(wěn)壓供電電壓一旦可用時(shí)即開(kāi)始工作， 由此在較慢(但更高效率)的開(kāi)關(guān)穩(wěn)壓器能夠產(chǎn)生已穩(wěn)壓供電電壓之前提供所需的 已穩(wěn)壓輸出電壓。 一旦已穩(wěn)壓供電電壓高到足以允許穩(wěn)壓，內(nèi)部?jī)?yōu)先級(jí)邏輯機(jī)制即 禁用第一穩(wěn)壓器電路，藉此由第二穩(wěn)壓器電路單獨(dú)來(lái)產(chǎn)生所需的已穩(wěn)壓輸出電壓。 由于已穩(wěn)壓供電電壓的電壓電平比未穩(wěn)壓電壓更接近已穩(wěn)壓輸出電壓，因此在啟動(dòng) 階段之后利用第二穩(wěn)壓器電路來(lái)產(chǎn)生已穩(wěn)壓輸出電壓降低功耗并防止不必要的發(fā) 熱，從而使LDO電路能以更高的效率來(lái)工作。


本發(fā)明的這些和其它特征、方面和優(yōu)點(diǎn)通過(guò)參照下面的說(shuō)明、所附權(quán)利要求 書(shū)和附圖將變得更為易懂，在附圖中
圖1是示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的納入雙輸入優(yōu)先級(jí)化LDO穩(wěn)壓器的系 統(tǒng)的框圖2是示出在啟動(dòng)時(shí)在圖1的系統(tǒng)中產(chǎn)生的電壓的時(shí)序圖； 圖3是示出根據(jù)本發(fā)明的另一實(shí)施例的雙輸入優(yōu)先級(jí)化LDO穩(wěn)壓器的簡(jiǎn)化電 路圖4是示出包含常規(guī)LDO穩(wěn)壓器的系統(tǒng)的框圖5是示出在啟動(dòng)時(shí)在圖4的系統(tǒng)中產(chǎn)生的電壓的時(shí)序圖。
具體實(shí)施例方式
本發(fā)明涉及穩(wěn)壓器的改進(jìn)。給出下面的說(shuō)明是為了使本領(lǐng)域普通技術(shù)人員如 在具體應(yīng)用及其要求的背景中所規(guī)定的那樣制作和利用本發(fā)明。這里用到的術(shù)語(yǔ) "連接的"在此描述兩個(gè)電路元件之間的直接連接關(guān)系(即，借助于導(dǎo)線或跡線而 沒(méi)有居間的電路元件)，并且區(qū)別于術(shù)語(yǔ)"耦合的"，術(shù)語(yǔ)"耦合的"表示兩個(gè)電 路元件被連接在一條信號(hào)路徑中但可能由零個(gè)或多個(gè)電子元件分隔。優(yōu)選實(shí)施例的 各種修改對(duì)本領(lǐng)域內(nèi)技術(shù)人員而言是明顯的，并且這里定義的普適原理可應(yīng)用于其 它實(shí)施例。因此，本發(fā)明并不旨在限定于所示和所說(shuō)明的具體實(shí)施例，而是應(yīng)與這 里公開(kāi)的原理和新穎性特征一致的最廣義范圍相符。
圖1是示出根據(jù)本發(fā)明一個(gè)實(shí)施例的包含常規(guī)開(kāi)關(guān)(例如BUCK)穩(wěn)壓器20、 常規(guī)FPGA 30和雙輸入優(yōu)先級(jí)化LDO穩(wěn)壓器101的系統(tǒng)100的框圖。在本實(shí)施例 中，系統(tǒng)100由多個(gè)分立的IC器件構(gòu)成(即，BUCK穩(wěn)壓器20、常規(guī)FPGA 30 和LDO穩(wěn)壓器101是使用已知的制造和組裝技術(shù)分別制造和組裝的)。在一替換 實(shí)施例中，BUCK穩(wěn)壓器20、常規(guī)FPGA 30和LDO穩(wěn)壓器101中的兩個(gè)或多個(gè) 是使用例如雙CMOS制造技術(shù)被集成地制造在單塊半導(dǎo)體(例如單晶硅)基板上 的。
系統(tǒng)100與上述常規(guī)配置類似的地方在于BUCK穩(wěn)壓器20將相對(duì)較高的已 穩(wěn)壓電壓VI/0 (例如3.3V)提供給FPGA 30的I/O電路系統(tǒng)，而LDO穩(wěn)壓器101 將相對(duì)較低的已穩(wěn)壓電壓VC0RE (例如2.5V)提供給FPGA 30的核心邏輯電路系 統(tǒng)。另外，與圖4中所示系統(tǒng)相似，原始電壓源(例如電池)提供相對(duì)較高的未穩(wěn) 壓電壓VRAw，該電壓VRAw被提供給BUCK穩(wěn)壓器20， BUCK穩(wěn)壓器20利用未
穩(wěn)壓電壓VRAW以已知的高效率方式產(chǎn)生已穩(wěn)壓電壓VI/0。此外，已穩(wěn)壓電壓V!/t)
由FPGA 30的I/O電路系統(tǒng)和LDO穩(wěn)壓器101兩者所利用來(lái)以下述方式產(chǎn)生已穩(wěn) 壓電壓VC0RE。
圖1中所示的系統(tǒng)和圖4的常規(guī)系統(tǒng)的區(qū)別在于，LDO穩(wěn)壓器101或者使用 借助于第一輸入端子A提供給第一穩(wěn)壓器電路110的未穩(wěn)壓輸入電壓Vraw或使用 借助于第二輸入端子B提供給第二穩(wěn)壓器電路120的已穩(wěn)壓輸入電壓V脂來(lái)產(chǎn)生
已穩(wěn)壓電壓VC0RE。第一穩(wěn)壓器電路110包括耦合于LDO穩(wěn)壓器101的輸入端子 A與輸出端子O之間的第一 NPN晶體管(輸出器件)Ml。第一穩(wěn)壓器101還包 括用于控制NPN晶體管以在未穩(wěn)壓輸入電壓Vraw被提供之后(具體而言，是在 電壓VcoRE升到最小電壓電平以上之時(shí))立即在輸出端子O上產(chǎn)生已穩(wěn)壓輸出電 壓Vco肚的第一控制電路115。第二穩(wěn)壓器120包括耦合于輸入端子B與輸出端 子O之間的第二 NPN晶體管M2;以及第二控制電路125，第二控制電路125用 于控制NPN晶體管在已穩(wěn)壓輸入電壓VI/0—一在該例中VI/0提供自BUCK穩(wěn)壓器 20——到達(dá)一預(yù)定工作電壓電平時(shí)在輸出端子O上產(chǎn)生已穩(wěn)壓輸出電壓VcoRE。
根據(jù)本發(fā)明的一個(gè)方面，LDO穩(wěn)壓器101包括內(nèi)部?jī)?yōu)先級(jí)邏輯機(jī)制，它由優(yōu) 先級(jí)化電路130表示，優(yōu)先級(jí)化電路130允許控制LDO電路101以使已穩(wěn)壓輸出 電壓VC0RE自穩(wěn)壓器電路110或120中的任何一個(gè)(即，自在輸入端子A處接收
的未穩(wěn)壓輸入電壓VKAw或在輸入端子B處接收的已穩(wěn)壓輸入電壓V^)產(chǎn)生，然
而當(dāng)已穩(wěn)壓輸入電壓V^出現(xiàn)在輸入端子B上時(shí)，偏向于利用穩(wěn)壓器電路120。具 體地說(shuō)，當(dāng)已穩(wěn)壓輸入電壓V冊(cè)處于足夠高的電壓電平時(shí)(例如高于一預(yù)定的最小 電壓電平)，LDO穩(wěn)壓器101的內(nèi)部?jī)?yōu)先級(jí)邏輯機(jī)制禁用第一穩(wěn)壓器電路110的 控制電路115 (即，關(guān)斷NPN晶體管M1)以借助于穩(wěn)壓器電路120產(chǎn)生已穩(wěn)壓輸 出電壓VC0RE。如圖2所示，這種配置使LDO電路101在未穩(wěn)壓供電電壓Vraw(例 如5V原始總線) 一旦可用時(shí)即能開(kāi)始工作，由此在較慢(但更高效率)的開(kāi)關(guān)穩(wěn) 壓器20能夠產(chǎn)生已穩(wěn)壓電壓V^之前提供已穩(wěn)壓輸出電壓VC0RE。 一旦開(kāi)關(guān)穩(wěn)壓 器20的工作到達(dá)已穩(wěn)壓電壓Vvo達(dá)到預(yù)定最小值的狀態(tài)，穩(wěn)壓器電路120就開(kāi)始 產(chǎn)生已穩(wěn)壓輸出電壓VcoRE，并且優(yōu)先級(jí)化電路BO產(chǎn)生使控制電路115關(guān)斷NPN 晶體管M1的禁用信號(hào)Vda。由于已穩(wěn)壓電壓Vw的電壓電平(例如3.5V)比未穩(wěn) 壓電壓VRAw (例如5V到7V)更接近已穩(wěn)壓輸出電壓Vcore (例如2.5V)，因此 一旦已穩(wěn)壓電壓120可用即使用穩(wěn)壓器電路120來(lái)產(chǎn)生已穩(wěn)壓輸出電壓Vcore就使 LDO電路101以更高的效率工作(即，通過(guò)降低功耗并防止在己穩(wěn)壓輸出電壓VcoRE 單獨(dú)使用穩(wěn)壓器電路IIO來(lái)產(chǎn)生的情況下將會(huì)發(fā)生的不必要的發(fā)熱)。
根據(jù)本發(fā)明的另一方面，由于穩(wěn)壓器電路110在已穩(wěn)壓電壓Vvo可用之前僅 工作短暫的時(shí)間，并由于一旦已穩(wěn)壓電壓V^可用穩(wěn)壓器電路120就在更接近下降 (dropout)電壓的電壓電平連續(xù)工作，因此NPN晶體管Ml具有比NPN晶體管 M2更小的尺寸(即，由于較大的電壓降而使其寬度減小)。在一個(gè)實(shí)施例中，與 NPN晶體管Ml和M2相關(guān)聯(lián)的尺寸(面積)之比在5到1的范圍里(其中V遠(yuǎn)
大于VB)，更具體而言在兩電壓更相似的情況下在1.5到1的范圍里。
圖3是示出根據(jù)本發(fā)明一示例性特定實(shí)施例的雙輸入優(yōu)先級(jí)化LDO穩(wěn)壓器 101A的簡(jiǎn)化電路圖。LDO穩(wěn)壓器101A包括連接于第一輸入端子A的第一穩(wěn)壓器 電路110A、連接于第二輸入端子B的第二穩(wěn)壓器電路120A、優(yōu)先級(jí)化電路130A、 以及基準(zhǔn)信號(hào)電路(REF SIGNAL CKT) 240。
根據(jù)本發(fā)明的另一方面，穩(wěn)壓器電路IIOA和120A兩者皆包括根據(jù)由基準(zhǔn)信 號(hào)電路240產(chǎn)生的單路基準(zhǔn)信號(hào)VREF工作的誤差放大器。第一穩(wěn)壓器電路110A 包括第一誤差放大器215，它具有通過(guò)由電阻器RB和Rc形成的電阻分壓器耦合于 輸出端子O的反相輸入端子(-)以及通過(guò)第一電阻器RD耦合于基準(zhǔn)源240的同 向輸入端子(+ )。第二穩(wěn)壓器電路120A包括第二誤差放大器225,它具有通過(guò)由 電阻器RB和Rc構(gòu)成的電阻分壓器耦合于輸出端子O的反相輸入端子(-)以及通 過(guò)第二電阻器RD耦合于基準(zhǔn)源240的同相輸入端子(+ )。電阻器Rs、 Rc和Rd 的標(biāo)稱值為IOK到IOOK，并基于具體設(shè)計(jì)具有適于基準(zhǔn)電壓和輸出電壓的比值。 Rz和Cz的值被選擇為使給定負(fù)載范圍和輸出電容器的穩(wěn)定性和瞬態(tài)性能最大化。 具體地說(shuō)，Rz和Cz必須提供足夠大的增益和相位裕量以防止在一定范圍的負(fù)載條 件下的振蕩，并應(yīng)當(dāng)被選擇為使階躍期間負(fù)載中的瞬態(tài)下沖和過(guò)沖最小化。在典型 的穩(wěn)壓器中，取決于相鄰電路系統(tǒng)的具體細(xì)節(jié)，Rz在50kQ到500kQ的范圍里而 Cz在5pF到50pF的范圍里。
根據(jù)本發(fā)明另一方面，優(yōu)先級(jí)化電路130A包括差分放大器235，它具有通 過(guò)第三電阻器RD耦合于輸入端子B的反相輸入端子(-)；通過(guò)第四和第五電阻 器RD耦合于基準(zhǔn)信號(hào)源240和輸出端子O的同向輸入端子(+);以及通過(guò)第六 電阻器RD耦合于其反相輸入端子并通過(guò)二極管217耦合于誤差放大器215的同相 輸入端子的輸出端子。
在工作期間，差分放大器235確定第二穩(wěn)壓器電路120A的工作狀態(tài)，并相應(yīng) 地控制第一穩(wěn)壓器電路UOA的工作。
在啟動(dòng)時(shí)，當(dāng)未穩(wěn)壓電壓VraW高到足以允許穩(wěn)壓時(shí)(即大于目標(biāo)輸出電壓 Vco旺加上下降電壓)時(shí)，第一穩(wěn)壓器電路IIOA被啟用以生成目標(biāo)電壓電平的輸 出電壓VC0RE，由此來(lái)提供可用于例如驅(qū)動(dòng)FPGA的核心邏輯電路系統(tǒng)(如圖1所
示)的負(fù)載。尤其，當(dāng)VKAw高到足以允許穩(wěn)壓但已穩(wěn)壓電壓V^尚未如此時(shí)，差
分放大器235產(chǎn)生反向偏置二極管217的高輸出電壓，由此在誤差放大器215的同 相輸入端子上保持相對(duì)較高的基準(zhǔn)電壓，從而使誤差放大器215在NPN晶體管Ml的基極上產(chǎn)生高輸出電壓。注意，在啟動(dòng)階段，傳遞至誤差放大器225的反相
輸入端子的反饋電壓低于傳遞至同相輸入端子的基準(zhǔn)電壓，由此使誤差放大器225 在NPN晶體管M2的基極上也產(chǎn)生高輸出信號(hào)。然而，由于已穩(wěn)壓電壓Vi/o仍未 高到足以允許穩(wěn)壓，因此沒(méi)有電流經(jīng)過(guò)NPN晶體管M2 (即第二穩(wěn)壓器電路120A
無(wú)法產(chǎn)生已穩(wěn)壓輸出電壓Vcore)。
接著，當(dāng)施加于輸入端子B的己穩(wěn)壓電壓Vw升高到足以允許穩(wěn)壓時(shí)，第二 穩(wěn)壓器電路120A接管(即電流通過(guò)NPN晶體管M2產(chǎn)生至輸出端子0)，而差 分放大器235下拉提供給第一誤差放大器215的同相輸入端子基準(zhǔn)信號(hào)，由此關(guān)斷 NPN晶體管M1。具體地說(shuō)，當(dāng)施加于差分放大器235的反相輸入端子的已穩(wěn)壓電 壓VI/C)部分升到高于提供給差分放大器235的同相輸入端子的基準(zhǔn)電壓時(shí)，差分放 大器被關(guān)斷(即產(chǎn)生低輸出電壓)。來(lái)自差分放大器235的低輸出電壓正向偏置二 極管217，從而使施加于誤差放大器215的同相端子的基準(zhǔn)信號(hào)下降至低電壓電平。 誤差放大器215的同相端子上的低電壓電平使由誤差放大器215產(chǎn)生的輸出電壓切 換至低輸出電壓，由此關(guān)斷PNP晶體管M1。因此，當(dāng)已穩(wěn)壓輸入電壓V!/o高到足 以使第二穩(wěn)壓器電路120A能工作時(shí)，第一穩(wěn)壓器電路110A就停工。
盡管已針對(duì)特定實(shí)施例對(duì)本發(fā)明進(jìn)行了說(shuō)明，然而本領(lǐng)域內(nèi)技術(shù)人員將可認(rèn) 識(shí)到可利用其它電路結(jié)構(gòu)和方法來(lái)實(shí)現(xiàn)本發(fā)明的精神和范圍，所有這些均落在本發(fā) 明的范圍內(nèi)，例如，如果第一穩(wěn)壓器電路IIOA具有比第二穩(wěn)壓器電路120A稍低 的輸出電壓，則可刪除LDO穩(wěn)壓器101A (圖3)的差分放大器。在這種情形中， 切換由連接的發(fā)射機(jī)的求或性質(zhì)自動(dòng)實(shí)現(xiàn)。如果輸出器件是PNP或PMOS集電極 或漏極，則產(chǎn)生同樣的效果。
權(quán)利要求
1.一種產(chǎn)生已穩(wěn)壓輸出電壓的雙輸入優(yōu)先級(jí)化線性穩(wěn)壓器，所述線性穩(wěn)壓器包括用于接收未穩(wěn)壓輸入電壓的第一電壓輸入端子；用于接收已穩(wěn)壓輸入電壓的第二電壓輸入端子；輸出電壓端子；第一穩(wěn)壓器電路，所述第一穩(wěn)壓器電路包括耦合在所述第一電壓輸入端子與所述輸出電壓端子之間的第一輸出器件、以及第一控制電路，所述第一控制電路用來(lái)控制所述第一輸出器件，以在所述未穩(wěn)壓輸入電壓高于預(yù)定的第一最小電壓電平時(shí)在所述輸出電壓端子上產(chǎn)生所述已穩(wěn)壓輸出電壓；第二穩(wěn)壓器電路，所述第二穩(wěn)壓器電路包括耦合于所述第二電壓輸入端子與所述輸出電壓端子之間的第二輸出器件、以及第二控制電路，所述第二控制電路用來(lái)控制所述第二輸出器件，以在所述已穩(wěn)壓輸入電壓高于預(yù)定的第二最小電壓電平時(shí)在所述輸出電壓端子上產(chǎn)生所述已穩(wěn)壓輸出電壓；以及用于在所述已穩(wěn)壓輸入電壓高于所述預(yù)定的第二最小電壓電平時(shí)禁用所述第一控制電路的裝置。
2. 如權(quán)利要求1所述的雙輸入優(yōu)先級(jí)化線性穩(wěn)壓器，其特征在于，所述 第一和第二輸出器件是晶體管，并且所述第一輸出器件小于所述第二輸出器 件。
3. 如權(quán)利要求2所述的雙輸入優(yōu)先級(jí)化線性穩(wěn)壓器，其特征在于，所述 第一和第二輸出器件是雙極型晶體管。
4. 如權(quán)利要求l所述的雙輸入優(yōu)先級(jí)化線性穩(wěn)壓器，其特征在于， 所述第一穩(wěn)壓器電路包括第一誤差放大器，所述第一誤差放大器具有耦合于所述輸出電壓端子的第一輸入端子以及耦合于基準(zhǔn)信號(hào)源的第二輸入端子； 并且所述第二穩(wěn)壓器電路包括第二誤差放大器，所述第二誤差放大器具有耦合 于所述輸出電壓端子的第一輸入端子以及耦合于所述基準(zhǔn)信號(hào)源的第二輸入 端子。
5. 如權(quán)利要求4所述的雙輸入優(yōu)先級(jí)化線性穩(wěn)壓器，其特征在于，還包 括連接于所述輸出電壓端子與所述第一和第二穩(wěn)壓器電路的第一輸入端子之 間的分壓器。
6. 如權(quán)利要求4所述的雙輸入優(yōu)先級(jí)化線性穩(wěn)壓器，其特征在于，所述用于禁用第一控制電路的裝置包括差分放大器，所述差分放大器具有耦合于所 述第二電壓輸入端子的第一輸入端子、耦合于所述基準(zhǔn)信號(hào)源和所述輸出電壓 端子的第二輸入端子、以及耦合于所述第一誤差放大器的第二輸入端子的輸出丄山順子。
7. 如權(quán)利要求6所述的雙輸入優(yōu)先級(jí)化線性穩(wěn)壓器，其特征在于，所述 第一穩(wěn)壓器電路還包括一二極管，所述二極管具有連接于所述第一誤差放大器 的所述第二輸入端子的陽(yáng)極和連接于所述差分放大器的所述輸出端子的陰極。
8. —種雙輸入優(yōu)先級(jí)化線性穩(wěn)壓器，包括 用于響應(yīng)于未穩(wěn)壓供電電壓產(chǎn)生已穩(wěn)壓輸出電壓的第一裝置； 用于響應(yīng)于已穩(wěn)壓供電電壓產(chǎn)生已穩(wěn)壓輸出電壓的第二裝置；以及 用于在所述已穩(wěn)壓供電電壓大于預(yù)定的最小電壓電平時(shí)禁用所述第一裝置的第三裝置，其中所述第二裝置被實(shí)現(xiàn)為在所述第一裝置被禁用時(shí)產(chǎn)生所述 已穩(wěn)壓輸出電壓。
9. 一種系統(tǒng)，包括 用于提供未穩(wěn)壓供電電壓的裝置；包含輸入/輸出(I/O)電路系統(tǒng)和核心邏輯電路系統(tǒng)的設(shè)備； 用于響應(yīng)于未穩(wěn)壓供電電壓產(chǎn)生相對(duì)高的已穩(wěn)壓供電電壓的開(kāi)關(guān)穩(wěn)壓器； 用于產(chǎn)生相對(duì)低的已穩(wěn)壓電壓的雙輸入優(yōu)先級(jí)化線性穩(wěn)壓器，所述線性穩(wěn) 壓器包括連接以接收所述未穩(wěn)壓輸入電壓的第一電壓輸入端子；連接以接收所述相對(duì)高的輸入電壓第二電壓輸入端子；耦合于所述設(shè)備的I/O電路系統(tǒng)的輸出電壓端子；第一穩(wěn)壓器電路，所述第一穩(wěn)壓器電路包括耦合于所述第一電壓輸入 端子與所述輸出電壓端子之間的第一輸出器件、以及第一控制電路，所述 第一控制電路用于在所述未穩(wěn)壓輸入電壓高于預(yù)定的第一最小電壓電平時(shí)控制所述第一輸出器件以在所述輸出電壓端子上產(chǎn)生所述已穩(wěn)壓輸出 電壓；第二穩(wěn)壓器電路，所述第二穩(wěn)壓器電路包括耦合于所述第二電壓輸入 端子與所述輸出電壓端子之間的第二輸出器件、以及第二控制電路，所述 第二控制電路用于在所述已穩(wěn)壓輸入電壓高于預(yù)定的第二最小電壓電平 時(shí)，控制所述第二輸出器件以在所述輸出電壓端子上產(chǎn)生所述已穩(wěn)壓輸出 電壓；以及用于在所述已穩(wěn)壓輸入電壓高于所述預(yù)定的第二最小電壓電平時(shí)禁 用所述第一控制電路的裝置。
全文摘要
一種LDO穩(wěn)壓器包括兩個(gè)線性穩(wěn)壓器電路和一在已穩(wěn)壓供電電壓與未穩(wěn)壓供電電壓之間偏向于使用前者來(lái)產(chǎn)生已穩(wěn)壓輸出電壓的內(nèi)部?jī)?yōu)先級(jí)邏輯機(jī)制。未穩(wěn)壓供電電壓從原始電壓源被向第一輸入端子施加。已穩(wěn)壓供電電壓從例如開(kāi)關(guān)(例如BUCK)穩(wěn)壓器向第二輸入端子施加。兩個(gè)輸出器件各自連接于第一和第二輸出端子與LDO輸出端子之間。當(dāng)開(kāi)關(guān)穩(wěn)壓器斜升時(shí)，第一穩(wěn)壓器電路使第一輸出器件提供所需的已穩(wěn)壓輸出電壓。一旦已穩(wěn)壓供電電壓高到足以允許穩(wěn)壓，內(nèi)部?jī)?yōu)先級(jí)邏輯機(jī)制禁用第一穩(wěn)壓器電路，藉此由第二穩(wěn)壓器電路通過(guò)第二輸出器件單獨(dú)來(lái)產(chǎn)生所需的已穩(wěn)壓輸出電壓。
文檔編號(hào)G05F1/10GK101178607SQ20071016694
公開(kāi)日2008年5月14日 申請(qǐng)日期2007年11月5日 優(yōu)先權(quán)日2006年11月6日
發(fā)明者A·考維爾, D·W·瑞特 申請(qǐng)人:麥可麗股份有限公司