專利名稱：一種基于fpga的脈沖滑變信號(hào)產(chǎn)生電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信號(hào)發(fā)生技術(shù)領(lǐng)域，特別涉及一種基于FPGA的脈沖滑變信號(hào)產(chǎn)生電路。
背景技術(shù)：
脈沖滑變信號(hào)在雷達(dá)測試技術(shù)領(lǐng)域被廣泛的應(yīng)用，相比于傳統(tǒng)的簡單脈沖信號(hào)，脈沖滑變信號(hào)的特點(diǎn)是信號(hào)的脈沖重復(fù)周期以一定的周期緩慢地重復(fù)變化，且這種變化可以是單調(diào)遞增或者單調(diào)遞減的。對(duì)脈沖重復(fù)周期遞增的信號(hào)，當(dāng)重復(fù)周期變化達(dá)到最大值即突跳到最小值；而脈沖重復(fù)周期遞減的信號(hào)，當(dāng)重復(fù)周期變化達(dá)到最小值即突跳到最大值，之后重新開始一個(gè)新的變化周期，此過程以固定的周期不斷地重復(fù)進(jìn)行。根據(jù)不同型號(hào)的雷達(dá)測試應(yīng)用的需求，脈沖滑變信號(hào)的脈沖寬度和周期以及滑變模式是靈活可變的。傳統(tǒng)的脈沖電路主要是由晶體管和電阻電容組成的，它的特點(diǎn)是:脈沖電路中的晶體管是工作在開關(guān)狀態(tài)的。脈沖電路的另一個(gè)特點(diǎn)是一定有電容器作關(guān)鍵元件，脈沖的產(chǎn)生、波形的變換都離不開電容器的充放電。大多數(shù)情況下，晶體管是工作在特性曲線的飽和區(qū)或截止區(qū)的，為了使晶體管開關(guān)速度更快，在基極上還加有加速電容，在脈沖前沿產(chǎn)生正向尖脈沖可使晶體管快速進(jìn)入導(dǎo)通并飽和；在脈沖后沿產(chǎn)生負(fù)向尖脈沖使晶體管快速進(jìn)入截止?fàn)顟B(tài)。因此，傳統(tǒng)的脈沖電路也叫自激多諧振蕩器或簡稱多諧振蕩器，但是這樣的電路形式較為簡單，生成的脈沖信號(hào)不夠靈活；受模擬電路元器件的限制，也無法輸出高精度、高頻率的脈沖信號(hào)，很明顯無法滿足脈沖滑變信號(hào)的要求。

發(fā)明內(nèi)容
本發(fā)明提出一種基于FPGA的脈沖滑變信號(hào)產(chǎn)生電路，解決了現(xiàn)有的脈沖電路受模擬電路元器件的限制，無法輸出高精度、高頻率的脈沖信號(hào)的問題。本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的:—種基于FPGA的脈沖滑變信號(hào)產(chǎn)生電路,包括:對(duì)參數(shù)進(jìn)行設(shè)定的脈沖序列表RAM,由QUARTUS II 7.2的MegaWizrd管理器定制生成；脈沖周期計(jì)數(shù)器，其輸入端加載所述脈沖序列表RAM輸出的周期數(shù)據(jù)，計(jì)滿溢出后產(chǎn)生一個(gè)低脈沖的溢出信號(hào)，并將該溢出信號(hào)反向后作為其脈沖個(gè)數(shù)計(jì)數(shù)器的參考時(shí)鐘；脈沖寬度計(jì)數(shù)器，其輸入端加載所述脈沖序列表RAM輸出的脈寬數(shù)據(jù)，其數(shù)據(jù)清零端由系統(tǒng)的RESET信號(hào)控制，由所述脈沖周期計(jì)數(shù)器輸出的溢出信號(hào)反向后的高脈沖控制重新裝入并開始進(jìn)行一次新的計(jì)數(shù)過程；脈沖序列發(fā)生器，其參考時(shí)鐘為所述脈沖周期計(jì)數(shù)器的溢出信號(hào)反向后產(chǎn)生的高脈沖，其清零端由系統(tǒng)的RESET信號(hào)和內(nèi)部設(shè)置一個(gè)譯碼地址共同控制，其輸出10位數(shù)據(jù)作為所述脈沖序列表RAM尋址的地址；外部參考時(shí)鐘，輸出參考時(shí)鐘到所述脈沖周期計(jì)數(shù)器、脈沖寬度計(jì)數(shù)器和脈沖序列表RAM的時(shí)鐘端。可選地，所述脈沖序列表RAM為只讀存儲(chǔ)器ROM?？蛇x地，所述脈沖周期計(jì)數(shù)器是32位計(jì)數(shù)器，包括觸發(fā)器74273、運(yùn)算器74181和超前進(jìn)位產(chǎn)生器74182?？蛇x地，所述脈沖寬度計(jì)數(shù)器是32位減法計(jì)數(shù)器，包括觸發(fā)器74273和計(jì)數(shù)器74169?？蛇x地，脈沖序列發(fā)生器是采用VHDL語言設(shè)計(jì)的模10以內(nèi)任意值計(jì)數(shù)器?？蛇x地，所述外部參考時(shí)鐘為IOOMHz參考時(shí)鐘。本發(fā)明的有益效果是:(I)信號(hào)的各種參數(shù)可以靈活設(shè)置，例如信號(hào)的脈沖寬度、重復(fù)周期等都可以在其各自的范圍內(nèi)任意設(shè)置；(2) FPGA內(nèi)部電路尺寸很小,互連線短,分布電容小,驅(qū)動(dòng)電路所需的功耗就大大降低，而且FPGA芯片內(nèi)部受外界的干擾很小，可以采用較小的工作電壓以降低功耗；(3)核心電路部分都集成在FPGA內(nèi)部，將大大提高產(chǎn)品的保密程度；(4)縮短研制周期，降低設(shè)計(jì)成本，用FPGA來設(shè)計(jì)和改造電子產(chǎn)品可以大幅度地減少印制板的面積和接插件，降低裝配和調(diào)試費(fèi)用；(5)使用FPGA提高了設(shè)計(jì)靈活性和可靠性，避免了因?yàn)榇罅糠至⑹皆骷谙蛴≈瓢迳涎b配時(shí)發(fā)生由于虛焊或接觸不良造成的故障。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為本發(fā)明一種基于FPGA的脈沖滑變信號(hào)產(chǎn)生電路的控制框圖。
具體實(shí)施例方式下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。傳統(tǒng)的基于晶體管和電阻電容組成的脈沖電路，其核心原理是利用電容器的充放電和晶體管的導(dǎo)通截止特性，該電路的主要缺點(diǎn)是使用大量模擬器件，電路形式復(fù)雜，成本高，功耗高，且信號(hào)精度低、指標(biāo)差。FPGA (現(xiàn)場可編程門陣列)是由掩膜可編程門陣列和PLD (可編程邏輯器件)演變而來的，并將二者的特性結(jié)合在一起，使FPGA既有掩膜可編程門陣列的高邏輯密度和通用性，又有PLD的可編程特性。FPAG技術(shù)的發(fā)展使得單個(gè)芯片上集成的邏輯門數(shù)越來越多，能實(shí)現(xiàn)的功能越來越復(fù)雜。可以通過硬件編程的方法設(shè)計(jì)和開發(fā)ASIC (專用集成電路)芯片，極大地提高芯片的研制效率、降低開發(fā)費(fèi)用。本發(fā)明公開了一種基于FPGA的脈沖滑變信號(hào)產(chǎn)生電路，如圖1所示，包括:脈沖序列發(fā)生器10、脈沖序列表RAM20、脈沖周期計(jì)數(shù)器30和脈沖寬度計(jì)數(shù)器40。脈沖序列表RAM20是由QUARTUS II 7.2的MegaWizrd管理器定制生成，在生成脈沖序列表RAM20時(shí)可以進(jìn)行參數(shù)設(shè)定，包括寬度、深度、同/異步、使能端，輸入/輸出鎖存等，脈沖序列表RAM20支持賦初值，初始化文件為.Mif文件，這樣就可以把脈沖序列表RAM20做成一個(gè)只讀存儲(chǔ)器ROM，方便隨時(shí)更改里面的數(shù)據(jù)。脈沖序列表RAM20是32bit X 1024的帶時(shí)鐘輸入端、帶讀寫信號(hào)端、帶輸入輸出鎖存的同步RAM。脈沖序列表RAM20的加載數(shù)據(jù)是由軟件設(shè)計(jì)的脈沖樣本生成器生成的，它決定著不同類型的模擬雷達(dá)脈沖信號(hào)的輸出。脈沖周期計(jì)數(shù)器30是32位計(jì)數(shù)器，包括觸發(fā)器74273、運(yùn)算器74181和超前進(jìn)位產(chǎn)生器74182。從外部輸入的100M參考時(shí)鐘50，經(jīng)過控制選擇后輸入到脈沖周期計(jì)數(shù)器30和脈沖寬度計(jì)數(shù)器40的時(shí)鐘端CLK作為參考時(shí)鐘。脈沖序列表RAM20中的32位周期數(shù)據(jù)80加載到脈沖周期計(jì)數(shù)器30的觸發(fā)器74273的輸入端鎖存。在下一個(gè)時(shí)鐘信號(hào)作用下，脈沖周期計(jì)數(shù)器30開始計(jì)數(shù)，計(jì)滿溢出后產(chǎn)生一個(gè)低脈沖的溢出信號(hào)，這個(gè)低脈沖輸出到脈沖寬度計(jì)數(shù)器40，作為脈沖寬度計(jì)數(shù)器40的裝載使能信號(hào)LD。當(dāng)裝載使能信號(hào)LD為低時(shí)，脈沖寬度計(jì)數(shù)器40開始裝載計(jì)數(shù)。將低脈沖的溢出信號(hào)反向后產(chǎn)生的高脈沖作為脈沖周期計(jì)數(shù)器30中的脈沖個(gè)數(shù)計(jì)數(shù)器(圖1中未示出)的參考時(shí)鐘CLR，每溢出一次，脈沖個(gè)數(shù)計(jì)數(shù)器計(jì)數(shù)值累加一次。脈沖寬度計(jì)數(shù)器40是32位減法計(jì)數(shù)器，包括觸發(fā)器74273和計(jì)數(shù)器74169。FPGA內(nèi)部設(shè)置一個(gè)譯碼地址作為數(shù)據(jù)輸入鎖存信號(hào)，選通此地址則數(shù)據(jù)輸入鎖存，將脈沖序列表RAM20中的32位脈寬數(shù)據(jù)70加載到脈沖寬度計(jì)數(shù)器40的觸發(fā)器74273的輸入端鎖存。脈沖寬度計(jì)數(shù)器40的數(shù)據(jù)清零端由系統(tǒng)的RESET信號(hào)控制。每當(dāng)脈沖周期計(jì)數(shù)器30完成一個(gè)計(jì)數(shù)周期，產(chǎn)生的溢出信號(hào)為低，此溢出信號(hào)控制脈沖寬度計(jì)數(shù)器40完成數(shù)據(jù)的裝載，此時(shí)脈沖寬度計(jì)數(shù)器40重新裝入并開始進(jìn)行一次新的計(jì)數(shù)過程。脈沖序列發(fā)生器10是采用VHDL語言設(shè)計(jì)的模10以內(nèi)任意值計(jì)數(shù)器，相比于圖形設(shè)計(jì)方式，這樣設(shè)計(jì)的計(jì)數(shù)器在調(diào)試和編譯上更加靈活方便，該計(jì)數(shù)器的輸入數(shù)據(jù)即為計(jì)數(shù)器的計(jì)數(shù)值，參考時(shí)鐘CLK為脈沖周期計(jì)數(shù)器30的溢出信號(hào)反向后產(chǎn)生的高脈沖，清零端由RESET信號(hào)和內(nèi)部設(shè)置一個(gè)譯碼地址共同控制。脈沖周期計(jì)數(shù)器30每計(jì)滿溢出一次，產(chǎn)生的溢出信號(hào)反向后作為參考時(shí)鐘CLK控制脈沖序列發(fā)生器10完成一次計(jì)數(shù)累加的過程，脈沖序列發(fā)生器10輸出的10位數(shù)據(jù)做為脈沖序列表RAM尋址的地址60，從而實(shí)現(xiàn)周期、脈沖個(gè)數(shù)可控的脈沖輸出。根據(jù)脈沖序列的要求，在脈沖序列表RAM20中預(yù)先存入由脈沖滑變的算法得出的每個(gè)序列的頻率字(即脈沖周期)、脈沖寬度，在模擬脈沖時(shí)FPGA自動(dòng)從脈沖序列表RAM20中調(diào)用數(shù)據(jù)至脈沖周期計(jì)數(shù)器30和脈沖寬度計(jì)數(shù)器40，脈沖周期計(jì)數(shù)器30溢出一次為一個(gè)周期，產(chǎn)生的溢出信號(hào)分別控制脈沖寬度計(jì)數(shù)器40進(jìn)行計(jì)數(shù)，并控制脈沖序列發(fā)生器10的輸出值進(jìn)行累加，使脈沖序列表RAM20尋址的地址加1，從而讀取下一個(gè)脈沖的周期、脈寬參數(shù)值，來實(shí)現(xiàn)可編程控制的滑變脈沖信號(hào)輸出。本發(fā)明的脈沖滑變信號(hào)產(chǎn)生電路產(chǎn)生的脈寬范圍為20ns-42s，步進(jìn)10ns，脈沖周期范圍為100ns_2s+10ns，步進(jìn)10ns。由于外部參考時(shí)鐘50選用IOOMHz參考時(shí)鐘，輸出參考時(shí)鐘信號(hào)到脈沖周期計(jì)數(shù)器30、脈沖寬度計(jì)數(shù)器40和脈沖序列表RAM20的時(shí)鐘端CLK，輸出的脈沖信號(hào)精度可以達(dá)到10ns。本發(fā)明的基于FPGA的脈沖滑變信號(hào)產(chǎn)生電路，信號(hào)的各種參數(shù)可以靈活設(shè)置，例如信號(hào)的脈沖寬度、重復(fù)周期等都可以在其各自的范圍內(nèi)任意設(shè)置；FPGA內(nèi)部電路尺寸很小，互連線短，分布電容小，驅(qū)動(dòng)電路所需的功耗就大大降低；FPGA芯片內(nèi)部受外界的干擾很小，可以采用較小的工作電壓以降低功耗；核心電路部分都集成在FPGA內(nèi)部，將大大提高產(chǎn)品的保密程度；縮短研制周期；降低設(shè)計(jì)成本，用FPGA來設(shè)計(jì)和改造電子產(chǎn)品可以大幅度地減少印制板的面積和接插件，降低裝配和調(diào)試費(fèi)用；使用FPGA提高了設(shè)計(jì)靈活性和可靠性，避免了大量分立式元器件在向印制板上裝配時(shí)發(fā)生由于虛焊或接觸不良造成的故障。以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種基于FPGA的脈沖滑變信號(hào)產(chǎn)生電路，其特征在于，包括: 對(duì)參數(shù)進(jìn)行設(shè)定的脈沖序列表RAM，由QUARTUS II 7.2的MegaWizrd管理器定制生成； 脈沖周期計(jì)數(shù)器，其輸入端加載所述脈沖序列表RAM輸出的周期數(shù)據(jù)，計(jì)滿溢出后產(chǎn)生一個(gè)低脈沖的溢出信號(hào)，并將該溢出信號(hào)反向后作為其脈沖個(gè)數(shù)計(jì)數(shù)器的參考時(shí)鐘； 脈沖寬度計(jì)數(shù)器，其輸入端加載所述脈沖序列表RAM輸出的脈寬數(shù)據(jù)，其數(shù)據(jù)清零端由系統(tǒng)的RESET信號(hào)控制，由所述脈沖周期計(jì)數(shù)器輸出的溢出信號(hào)反向后的高脈沖控制重新裝入并開始進(jìn)行一次新的計(jì)數(shù)過程； 脈沖序列發(fā)生器，其參考時(shí)鐘為所述脈沖周期計(jì)數(shù)器的溢出信號(hào)反向后產(chǎn)生的高脈沖，其清零端由系統(tǒng)的RESET信號(hào)和內(nèi)部設(shè)置一個(gè)譯碼地址共同控制，其輸出10位數(shù)據(jù)作為所述脈沖序列表RAM尋址的地址； 外部參考時(shí)鐘，輸出參考時(shí)鐘到所述脈沖周期計(jì)數(shù)器、脈沖寬度計(jì)數(shù)器和脈沖序列表RAM的時(shí)鐘端。
2.按權(quán)利要求1所述的基于FPGA的脈沖滑變信號(hào)產(chǎn)生電路，其特征在于，所述脈沖序列表RAM為只讀存儲(chǔ)器ROM。
3.按權(quán)利要求1所述的基于FPGA的脈沖滑變信號(hào)產(chǎn)生電路，其特征在于，所述脈沖周期計(jì)數(shù)器是32位計(jì)數(shù)器，包括觸發(fā)器74273、運(yùn)算器74181和超前進(jìn)位產(chǎn)生器74182。
4.按權(quán)利要求1所述的基于FPGA的脈沖滑變信號(hào)產(chǎn)生電路，其特征在于，所述脈沖寬度計(jì)數(shù)器是32位減法計(jì)數(shù)器，包括觸發(fā)器74273和計(jì)數(shù)器74169。
5.按權(quán)利要求1所述的基于FPGA的脈沖滑變信號(hào)產(chǎn)生電路，其特征在于，脈沖序列發(fā)生器是采用VHDL語言設(shè)計(jì)的模10以內(nèi)任意值計(jì)數(shù)器。
6.按權(quán)利要求1至5任一項(xiàng)所述的基于FPGA的脈沖滑變信號(hào)產(chǎn)生電路,其特征在于，所述外部參考時(shí)鐘為IOOMHz參考時(shí)鐘。
全文摘要
本發(fā)明提出一種基于FPGA的脈沖滑變信號(hào)產(chǎn)生電路，解決了現(xiàn)有的脈沖電路受模擬電路元器件的限制，無法輸出高精度、高頻率的脈沖信號(hào)的問題。一種基于FPGA的脈沖滑變信號(hào)產(chǎn)生電路，包括對(duì)參數(shù)進(jìn)行設(shè)定的脈沖序列表RAM，脈沖周期計(jì)數(shù)器，脈沖寬度計(jì)數(shù)器和脈沖序列發(fā)生器。本發(fā)明的基于FPGA的脈沖滑變信號(hào)產(chǎn)生電路，信號(hào)的各種參數(shù)可以靈活設(shè)置；FPGA內(nèi)部電路尺寸很小，互連線短，分布電容小，驅(qū)動(dòng)電路所需的功耗就大大降低，而且FPGA芯片內(nèi)部受外界的干擾很小，可以采用較小的工作電壓以降低功耗；核心電路部分都集成在FPGA內(nèi)部，將大大提高產(chǎn)品的保密程度。
文檔編號(hào)G05B19/042GK103095254SQ20121059426
公開日2013年5月8日 申請(qǐng)日期2012年12月31日 優(yōu)先權(quán)日2012年12月31日
發(fā)明者王娜, 樊曉騰, 李增紅, 左永峰, 劉亮, 周俊杰 申請(qǐng)人:中國電子科技集團(tuán)公司第四十一研究所