一種配電控制器的制造方法
【專(zhuān)利摘要】本發(fā)明提供一種配電控制器，包括：串行指令接收電路，接收來(lái)自總線(xiàn)的差分信號(hào)，輸出第一信號(hào)；接收來(lái)自串行指令解碼電路的第二信號(hào)和第三信號(hào)，輸出差分信號(hào)；遙控驅(qū)動(dòng)電路，接收串行指令解碼電路輸出的供電通斷信號(hào)，輸出OC指令，控制供電開(kāi)關(guān)的閉合和斷開(kāi)；所述遙控驅(qū)動(dòng)電路，接收串行指令解碼電路輸出的單體均衡控制信號(hào)，輸出電平指令，控制蓄電池組單體均衡控制電路的閉合和斷開(kāi)；模擬量選通采集電路，接收串行指令解碼電路輸出的模擬量選通采集信號(hào)，通過(guò)多路選擇器選通相應(yīng)的模擬量采集通道，模擬量經(jīng)A/D轉(zhuǎn)換后向串行指令解碼電路輸出第四信號(hào)。本發(fā)明優(yōu)化了指令傳輸路徑，減小了設(shè)備的重量，降低了低頻電纜網(wǎng)的復(fù)雜度。
【專(zhuān)利說(shuō)明】-種配電控制器

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于衛(wèi)星供配電領(lǐng)域，尤其涉及一種適用于衛(wèi)星的新型配電控制器。

【背景技術(shù)】
[0002] 衛(wèi)星配電控制器是指根據(jù)衛(wèi)星的任務(wù)要求，接收星務(wù)計(jì)算機(jī)發(fā)送的數(shù)據(jù)指令，完 成對(duì)衛(wèi)星的電源管理和功率配送的控制系統(tǒng)。
[0003] 通常情況下，衛(wèi)星配備有配電器和電源下位機(jī)兩個(gè)用于配電系統(tǒng)管理的設(shè)備。配 電器接收外來(lái)指令控制供電開(kāi)關(guān)的閉合和斷開(kāi)，從而實(shí)現(xiàn)對(duì)載荷的功率配送控制，電源下 位機(jī)完成對(duì)配電器的管理及對(duì)蓄電池組的均衡控制。其中，由于衛(wèi)星在環(huán)境復(fù)雜的外太空 工作，受到各種福射影響，為保障衛(wèi)星能夠更好的工作并達(dá)到最佳的性能指標(biāo)，衛(wèi)星各設(shè)備 之間涉及到的指令的傳輸與模擬量的采集都通過(guò)專(zhuān)業(yè)設(shè)計(jì)的導(dǎo)線(xiàn)進(jìn)行連接，該些導(dǎo)線(xiàn)之間 的連接關(guān)系W及導(dǎo)線(xiàn)本身的質(zhì)量在衛(wèi)星系統(tǒng)中通常需要被考慮。
[0004] 基于發(fā)射衛(wèi)星成本的考慮，W及集成電路技術(shù)的發(fā)展，衛(wèi)星越來(lái)越趨于小型化。針 對(duì)小型衛(wèi)星和微小型衛(wèi)星的市場(chǎng)需求日益胚盛，由此一方面對(duì)衛(wèi)星各項(xiàng)性能、指標(biāo)、復(fù)雜度 提出了更高要求，一方面對(duì)衛(wèi)星的重量、功耗、體積等做出更多限制。
[0005] 基于上述理由，本發(fā)明將衛(wèi)星配電系統(tǒng)中的配電器與電源下位機(jī)進(jìn)行整合，提出 了一種配電控制器，該配電控制器對(duì)接收到的串行指令解碼，并根據(jù)解碼后的串行指令輸 出0C指令、電平指令、多路模擬量的選通采集指令。既能實(shí)現(xiàn)載荷的功率配送管理，又能實(shí) 現(xiàn)對(duì)配電器的管理及對(duì)蓄電池組的均衡控制。將原衛(wèi)星中的配電器和電源下位機(jī)的功能合 二為一，降低了衛(wèi)星配電系統(tǒng)的重量；同時(shí)，經(jīng)整合之后的配電控制器減少了各部件之間的 連接，降低了內(nèi)部所需的導(dǎo)線(xiàn)，例如低頻電纜，的重量和復(fù)雜度，對(duì)衛(wèi)星供配電系統(tǒng)的簡(jiǎn)化 具有重要意義。


【發(fā)明內(nèi)容】

[0006] 為了克服現(xiàn)有技術(shù)中的缺陷，本發(fā)明提供一種配電控制器，旨在通過(guò)對(duì)串行指令 進(jìn)行解碼后對(duì)載荷進(jìn)行加斷電控制、對(duì)電源進(jìn)行充放電控制和對(duì)蓄電池組進(jìn)行均衡管理， 從而解決了設(shè)備重、體積大、低頻電纜網(wǎng)復(fù)雜，不利于在衛(wèi)星系統(tǒng)，尤其是小衛(wèi)星、微小衛(wèi)星 系統(tǒng)中應(yīng)用的問(wèn)題。
[0007] 為實(shí)現(xiàn)W上技術(shù)目的，本發(fā)明的技術(shù)方案是：
[0008] -種配電控制器，所述電路包括串行指令接收電路、串行指令解碼電路、遙控驅(qū)動(dòng) 電路和模擬量選通采集電路，
[0009] 其中，所述串行指令接收電路，接收來(lái)自總線(xiàn)的差分信號(hào)，輸出第一信號(hào)；接收來(lái) 自所述串行指令解碼電路的第二信號(hào)和第H信號(hào)，輸出到外部設(shè)備的串行差分信號(hào)；
[0010] 所述串行指令接收電路輸出的所述第一信號(hào)經(jīng)串行指令解碼電路解碼后輸出供 電通斷信號(hào)、單體均衡控制信號(hào)或模擬量選通采集信號(hào)；
[0011] 所述遙控驅(qū)動(dòng)電路接收串行指令解碼電路輸出的供電通斷信號(hào)，所述供電通斷信 號(hào)經(jīng)驅(qū)動(dòng)放大后輸出oc指令，控制供電開(kāi)關(guān)的閉合和斷開(kāi)；
[0012] 所述遙控驅(qū)動(dòng)電路接收串行指令解碼電路輸出的單體均衡控制信號(hào)，所述單體均 衡控制信號(hào)經(jīng)驅(qū)動(dòng)放大后輸出電平指令，控制蓄電池組單體均衡控制電路的閉合和斷開(kāi)；
[0013] 所述模擬量選通采集電路接收串行指令解碼電路輸出的模擬量選通采集信號(hào)，所 述模擬量選通采集信號(hào)經(jīng)信號(hào)放大后，選通多路選擇器相應(yīng)的模擬量采集通道，信號(hào)經(jīng)A/D 轉(zhuǎn)換后輸出第四信號(hào)。
[0014] 進(jìn)一步的，所述串行指令接收電路包括差分總線(xiàn)接收器和差分總線(xiàn)驅(qū)動(dòng)器。
[00巧]所述差分總線(xiàn)接收器的INA+和INA-端并聯(lián)有平衡電阻，接收經(jīng)RS422總線(xiàn)傳輸 的差分信號(hào)，差分總線(xiàn)接收器的0UTA端輸出第一信號(hào)，與串行指令解碼電路相連。所述差 分總線(xiàn)驅(qū)動(dòng)器的INA接收第二信號(hào)，與串行指令解碼電路相連，0UTA和0 U T iT輸出差分 信號(hào)。所述差分總線(xiàn)驅(qū)動(dòng)器的A/BCOTL端接收第H信號(hào)，與串行指令解碼電路（2)電性相 連。
[0016] 進(jìn)一步的，所述串行指令解碼電路包含F(xiàn)PGA (D4XFPGA配置電路（6XRAM存儲(chǔ)器 (D8 )和晶振電路（5 )。
[0017] 所述RAM存儲(chǔ)器（D8)的地址輸入端A0?A15與FPGA (D4)的I/O端電性相 連；所述RAM存儲(chǔ)器（D8)的數(shù)據(jù)輸入/輸出端1/00?1/015與FPGA (D4)的I/O端電 性相連；所述RAM存儲(chǔ)器（D8)的數(shù)據(jù)輸入/輸出端1/00?1/015與模擬量選通采集電 路（4)電性相連，接收模擬量選通采集電路的第四信號(hào)；所述RAM存儲(chǔ)器（D8)的使能端 (瓦、0H、WH、品、而）與FPGA (D4)的I/O端電性相連;所述FPGA (D4)的第59、144 和1551/0管腳與所述串行指令接收電路電性相連；所述FPGA的第791/0管腳與遙控驅(qū)動(dòng) 電路（3)電性相連；所述FPGA配置電路（6)與FPGA (D4)電性連接；所述晶振電路通過(guò)限 流電阻R66和R67與FPGA (D4)電性連接。
[0018] 進(jìn)一步的，所述晶振電路（5)的晶振G1的Vcc端同時(shí)連接第一上拉電阻（R64)和 第二上拉電阻（R65)的一端，第一上拉電阻（R64)和第二上拉電阻（R65)的另一端連接至 +5V電源；第一濾波電容（C15)與晶振（G1)的GND端短接在一起，然后接地DGND，第二濾波 電容（C16)的一端與第一濾波電容（C15)串聯(lián)，第二濾波電容（C16)的另一段連接到晶振 G1的Vcc端；所述晶振電路的晶振（G1)的CLK端同時(shí)與第一限流電阻（R66)、第二限流電 阻（R67)連接，所述第一限流電阻（R66)和所述第二限流電阻（R67)與FPGA的CLK端電性 連接，晶振為FPGA提供工作時(shí)鐘頻率。
[0019] 進(jìn)一步的，所述FPGA配置電路（6)配置芯片（D3)的VCCS化和VPPS化端連接至 DGND，第H濾波電容（C19)的一端連接至DGND，另一端與第四濾波電容（C20)串聯(lián)；所述配 置芯片（D3)的VPP端和VCC端通過(guò)第H上拉電阻（R69)和第四上拉電阻（R70)連接至巧V 電源，第H上拉電阻（R69)和第四上拉電阻（R70)并聯(lián)；VPP端與第四濾波電容（C20)連接， VPP端通過(guò)第H限流電阻（R62)與配置芯片（D3)的0E端連接，VPP端通過(guò)第四限流電阻 (R61)與配置芯片（D3)的nCS端連接，VPP端通過(guò)第五限流電阻（貼9)與配置芯片（D3)的 nlWT-CONF端連接，配置芯片值3)的0E端、nCS端、nlWT-CONF端、DATA端和D化K分別 與FPGA電性相連。
[0020] 所述遙控驅(qū)動(dòng)電路包括0C指令輸出驅(qū)動(dòng)電路和電平指令輸出驅(qū)動(dòng)電路。
[0021] 進(jìn)一步的，所述OC指令輸出驅(qū)動(dòng)電路隔離二極管V7的陰極與FPGA (D4)的I/O 端電性相連，接收控制信號(hào)，電阻R94、電阻R95分別與隔離二極管V7的陽(yáng)極電性相連，電阻 R94與H極管V10的基極連接，電阻R95與H極管VII的基極連接，V10的集電極與VII的 集電極連接，輸出0C指令，控制供電開(kāi)關(guān)的閉合與斷開(kāi)。所述電平指令輸出驅(qū)動(dòng)電路結(jié)構(gòu) 與所述0C指令輸出驅(qū)動(dòng)電路相同，不再費(fèi)述。
[0022] 所述模擬量選通采集電路包含多路選擇器、放大器和A/D轉(zhuǎn)換器。
[0023] 進(jìn)一步的，所述多路選擇器（U1)的S1?S16端通過(guò)電阻與要采集的模擬量連接， 共可實(shí)現(xiàn)16路模擬量的選通采集；所述多路選擇器的使能端EN通過(guò)上拉電阻R43與巧V 電源連接；所述多路選擇器的A0?A3與串行指令解碼電路（2)電性相連，完成模擬量的采 集通道選擇；所述多路選擇器（U1)的0UTA通過(guò)限流電阻R42與放大器（D2)的+IN端連接。
[0024] 進(jìn)一步的，所述放大器的OUTPUT端通過(guò)第走限流電阻（R170)、第八限流電阻 (R176)和第九限流電阻（R177)與A/D轉(zhuǎn)換器（D7)的Vinl端和Vin2端連接；其中，第八限 流電阻（R176)和九限流電阻（R177)并聯(lián)后再與第走限流電阻（R170)串聯(lián)，第走限流電阻 (R170)的一端同時(shí)連接Vinl端和Vin2端，所述放大器的RG端之間通過(guò)R60連接；所述放 大器的-IN端和REF端與地連接；所述放大器的-Vs端通過(guò)第十限流電阻（R57)和第十一 限流電阻（R58)與-12V連接，第十限流電阻（R57)和第十一限流電阻（R58)并聯(lián)；放大器 的-Vs端通過(guò)第五濾波電容（C13)和第六濾波電容（C14)與地連接，第五濾波電容（C13)和 第六濾波電容（C14)串聯(lián)；所述放大器的+Vs端通過(guò)第十二限流電阻（R63)和第十H限流 電阻（R68)與+12V電源連接，第十二限流電阻（R63)和第十H限流電阻（R68)并聯(lián)；放大器 的+Vs端與第走濾波電容（C17)連接，第走濾波電容（C17)與第八濾波電容（C18)串聯(lián)在一 起，第八濾波電容（C18)與地連接。
[0025] 進(jìn)一步的，所述A/D轉(zhuǎn)換器（D7)的DB0?DB11與串行指令解碼電路中RAM存儲(chǔ) 器（D8)的1/00?1/011連接，所述A/D轉(zhuǎn)換器的STANDBY端通過(guò)第十四限流電阻（R154) 連接至巧V電源，所述A/D轉(zhuǎn)換器的MODE端通過(guò)第十五限流電阻（R155)連接至巧V電源； 所述A/D轉(zhuǎn)換器的CS、ITcTc和RD端與串行指令解碼電路電性連，從而完成模擬量的選 通米集。
[0026] 在本發(fā)明中，所述串行指令接收電路完成串行指令的接收和發(fā)送，接收RS422總 線(xiàn)的差分信號(hào)輸出第一信號(hào)，接收串行指令解碼電路發(fā)送的第二信號(hào)和第H信號(hào)，輸出串 行差分信號(hào)，所述串行指令接收電路差分總線(xiàn)接收器0UTA輸出的第一信號(hào)與串行指令解 碼電路的I/O端相連；所述串行指令接收電路的差分總線(xiàn)驅(qū)動(dòng)器INA端接收串行指令解碼 電路I/O端輸出的第二信號(hào)；所述串行指令接收電路差分總線(xiàn)驅(qū)動(dòng)器與串行指令解碼電路 連接，接收第H信號(hào)。
[0027] 本發(fā)明中，所述串行指令接收電路輸出的第一信號(hào)經(jīng)串行指令解碼電路解碼后輸 出供電通斷信號(hào)、單體均衡控制信號(hào)或模擬量選通采集信號(hào)。所述遙控驅(qū)動(dòng)電路接收串行 指令解碼電路輸出的供電通斷信號(hào)，經(jīng)驅(qū)動(dòng)放大后輸出0C指令，完成供電開(kāi)關(guān)的閉合和斷 開(kāi)。所述遙控驅(qū)動(dòng)電路接收串行指令解碼電路輸出的單體均衡控制信號(hào)，經(jīng)驅(qū)動(dòng)放大后輸 出電平指令，完成蓄電池組單體均衡控制電路的閉合和斷開(kāi)。所述模擬量選通采集電路接 收串行指令解碼電路輸出的模擬量選通采集信號(hào)，選通多路選擇器相應(yīng)的模擬量采集通 道，模擬量經(jīng)A/D轉(zhuǎn)換后向串行指令解碼電路輸出第四信號(hào)。
[002引本發(fā)明可實(shí)現(xiàn)對(duì)串行指令的接收和解碼，輸出100路0C指令和14路電平指令，打 通相應(yīng)通道的多路選擇器，對(duì)載荷進(jìn)行加斷電控制，對(duì)蓄電池組進(jìn)行均衡管理，對(duì)多路模擬 量的選通采集，減輕了系統(tǒng)的重量和體積，降低了低頻電纜網(wǎng)的復(fù)雜度。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0029] 圖1是本發(fā)明一種配電控制器結(jié)構(gòu)示意圖；
[0030] 圖2是圖1所示一種配電控制器中串行指令接收電路的結(jié)構(gòu)示意圖；
[0031] 圖3是圖1所示一種配電控制器中串行指令解碼電路的結(jié)構(gòu)示意圖；
[0032] 圖4是圖1所示一種配電控制器中遙控驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；
[0033] 圖5是圖1所示一種配電控制器中模擬量選通采集電路的結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0034] 為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，W下結(jié)合附圖及實(shí)施例，對(duì) 本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用W解釋本發(fā)明，并 不用于限定本發(fā)明。
[003引如圖1所示，本發(fā)明實(shí)施例所述一種配電控制器，所述配電控制器包括串行指令 接收電路1、串行指令解碼電路2、遙控驅(qū)動(dòng)電路3和模擬量選通采集電路4。其中，所述串 行指令接收電路1電性連接到所述接收串行指令解碼電路2,實(shí)現(xiàn)串行指令的接收與發(fā)送。 其主要功能包括接收來(lái)自RS422總線(xiàn)的差分信號(hào)，并基于該差分信號(hào)輸出第一信號(hào)到接收 串行指令解碼電路2 ;接收來(lái)自接收串行指令解碼電路2的第二信號(hào)和第H信號(hào)，并基于所 述第二信號(hào)和第H信號(hào)產(chǎn)生輸出到外部設(shè)備的串行差分信號(hào)。
[0036] 所述串行指令接收電路1輸出的第一信號(hào)，經(jīng)串行指令解碼電路2解碼后，可輸出 供電通斷信號(hào)、單體均衡控制信號(hào)或模擬量選通采集信號(hào)。所述遙控驅(qū)動(dòng)電路3電性連接 所述串行指令解碼電路2,接收串行指令解碼電路2輸出的供電通斷信號(hào)，所述供電通斷信 號(hào)經(jīng)驅(qū)動(dòng)放大后輸出0C指令(所述0C指令為集電極開(kāi)路口指令)，控制供電開(kāi)關(guān)的閉合和 斷開(kāi)。W及，所述遙控驅(qū)動(dòng)電路3接收串行指令解碼電路2輸出的單體均衡控制信號(hào)，所述 單體均衡控制信號(hào)經(jīng)驅(qū)動(dòng)放大后輸出電平指令，控制蓄電池組單體均衡控制電路的閉合和 斷開(kāi)。所述模擬量選通采集電路4電性連接所述串行指令解碼電路2，接收串行指令解碼電 路2輸出的模擬量選通采集信號(hào)，選通多路選擇器相應(yīng)的模擬量采集通道，模擬量經(jīng)A/D轉(zhuǎn) 換后向串行指令解碼電路輸出第四信號(hào)。
[0037] 對(duì)于本發(fā)明實(shí)施例所述的串行指令接收電路1、串行指令解碼電路2、遙控驅(qū)動(dòng)電 路3和模擬量選通采集電路4, W及各電路之間的連接關(guān)系，下面將分別通過(guò)具體電路進(jìn)行 說(shuō)明，應(yīng)當(dāng)理解，下面所舉電路僅為示例說(shuō)明，本領(lǐng)域一般技術(shù)人員應(yīng)當(dāng)明白，本發(fā)明所述 具體電路不局限于下述幾種方式。
[003引圖2為本發(fā)明實(shí)施例所述串行指令接收電路1的結(jié)構(gòu)示意圖，所述串行指令接收 電路1主要包括差分總線(xiàn)接收器1D12和差分總線(xiàn)驅(qū)動(dòng)器1D13兩個(gè)部分。
[0039] 其中，所述差分總線(xiàn)接收器1D12由INA+端、INA-端接收來(lái)自總線(xiàn)的串行指令。并 且，所述差分總線(xiàn)接收器1D12的INA-端通過(guò)限流電阻1R20與接地電阻1R6連接，所述差 分總線(xiàn)接收器1D12的INA+端通過(guò)限流電阻1R21與上拉電阻1R7連接，所述上拉電阻1R7 與隔離二極管1D22的負(fù)極連接，所述隔離二極管1D22的正極連接至供電電源；所述差分總 線(xiàn)接收器的INA+端和INA-端并聯(lián)有平衡電阻1R78,串聯(lián)在接地電阻1R6與上拉電阻1R7 串聯(lián)之間，所述平衡電阻1R78的兩端分別與外部設(shè)備輸入串行指令的差分信號(hào)的兩路輸 入相連接；所述差分總線(xiàn)接收器1D12的H N A B L H端與接地電阻1R76連接；所述差分 總線(xiàn)接收器1D12的ENABLE端直接接地；所述差分總線(xiàn)接收器1D12的OUTA端輸出第一信 號(hào)，并與串行指令解碼電路2的10端連接，將所述第一信號(hào)發(fā)送給串行指令解碼電路2。
[0040] 所述差分總線(xiàn)驅(qū)動(dòng)器1D13的INA端與串行指令解碼電路2連接，接收來(lái)自所述串 行指令解碼電路2的第二信號(hào)；所述差分總線(xiàn)驅(qū)動(dòng)器1D13的A/BCOTL端連通到所述串行指 令解碼電路2,接收來(lái)自所述串行指令解碼電路2的第H信號(hào)；所述差分總線(xiàn)驅(qū)動(dòng)器1D13 的0UTA端和0UTA端分別與限流電阻1R72和限流電阻1R73連接，向外部設(shè)備輸出差分信 號(hào)。
[0041] 圖3為本發(fā)明實(shí)施例所述串行指令解碼電路2的結(jié)構(gòu)示意圖，所述串行指令解碼 電路包含F(xiàn)PGA (D4 )、FPGA配置電路（6 )、RAM存儲(chǔ)器和晶振電路（5 )。
[0042] 所述RAM存儲(chǔ)器（D8)的地址輸入端A0?A15與FPGA(D4)第一組I/O端(第43-58 管腳）電性相連；所述RAM存儲(chǔ)器（D8)的數(shù)據(jù)輸入/輸出端1/00?1/015與FPGA (D4)第 二組I/O端(第19-34管腳)電性相連；所述RAM存儲(chǔ)器（D8)的數(shù)據(jù)輸入/輸出端1/00?1/ 015與模擬量選通采集電路（4)電性相連，接收模擬量選通采集電路的第四信號(hào)；所述RAM 存儲(chǔ)器（D8)的使能端（CH、OH、WH、LB、IB)與評(píng)GA (D4)的第H組I/O端(第65、66、 67、68、70管腳）電性相連；所述FPGA (D4)的第59、144和1551/0管腳與所述串行指令接 收電路電性相連；所述FPGA的第791/0管腳與遙控驅(qū)動(dòng)電路（3)電性相連；所述FPGA配置 電路（6)與FPGA (D4)電性連接；所述晶振電路通過(guò)限流電阻R66和R67與FPGA (D4)電 性連接，R66、R67并聯(lián)。需要指出的是，管腳的連接不是唯一的，而是根據(jù)本領(lǐng)域技術(shù)人員 的要求，進(jìn)行實(shí)際配置的。
[0043] 晶振電路（5)的晶振G1的Vcc端同時(shí)連接上拉電阻R64、R65的一端，R64、R65的 另一端連接至巧V電源；濾波電容C15與晶振G1的GND端短接在一起，然后接地DGND，濾 波電容C16的一端與濾波電容C15串聯(lián)，濾波電容C16的另一段連接到晶振G1的Vcc端； 所述晶振電路的晶振G1的CLK端同時(shí)與限流電阻R66、R67連接，所述限流電阻R66和所述 限流電阻R67與FPGA的CLK端電性連接，晶振為FPGA提供工作時(shí)鐘頻率。
[0044] 所述FPGA配置電路（6)配置芯片（D3)的VCCS化和VPPS化端連接至DGND，濾波 電容C19的一端連接至DGND，另一端與濾波電容C20串聯(lián)；所述配置芯片（D3)的VPP端和 VCC端通過(guò)上拉電阻R69和上拉電阻R70連接至巧V電源，上拉電阻R69和上拉電阻R70并 聯(lián)；VPP端與濾波電容C20連接，VPP端通過(guò)限流電阻R62與配置芯片（D3)的0E端連接， VPP端通過(guò)限流電阻R61與配置芯片（D3)的nCS端連接，VPP端通過(guò)限流電阻貼9與配置 芯片（D3)的nINIT-CONF端連接，配置芯片值3)的0E端、nCS端、nINIT-CONF端、DATA端 和D化K分別與FPGA電性相連。
[0045] 圖4為本發(fā)明實(shí)施例所述遙控驅(qū)動(dòng)電路3,所述遙控驅(qū)動(dòng)電路包括0C指令輸出驅(qū) 動(dòng)電路和電平指令輸出驅(qū)動(dòng)電路。
[0046] 所述0C指令輸出驅(qū)動(dòng)電路隔離二極管V7的陰極與FPGA (D4)的I/O端電性相 連，接收控制信號(hào)，R94、R95分別與V7的陽(yáng)極電性相連，R94與H極管V10的基極連接，R95 與H極管VII的基極連接，V10的集電極與VII的集電極連接，輸出0C指令，控制供電開(kāi)關(guān) 的閉合與斷開(kāi)。所述電平指令輸出驅(qū)動(dòng)電路結(jié)構(gòu)與所述0C指令輸出驅(qū)動(dòng)電路相同，不再費(fèi) 述。
[0047] 圖5為本發(fā)明實(shí)施例所述模擬量選通采集電路4,包含多路選擇器（U1)、放大器 (D2)和A/D轉(zhuǎn)換器（D7)。
[0048] 所述多路選擇器（U1)的S1?S16端通過(guò)電阻與要采集的模擬量連接，共可實(shí)現(xiàn) 16路模擬量的選通采集；所述多路選擇器的使能端EN通過(guò)上拉電阻R43與巧V電源連接； 所述多路選擇器的A0?A3與串行指令解碼電路（2)電性相連，完成模擬量的采集通道選 擇；所述多路選擇器化1)的0UTA通過(guò)限流電阻R42與放大器（D2)的+IN連接。
[0049] 所述放大器的OUTPUT端通過(guò)限流電阻R170、R176和R177與A/D轉(zhuǎn)換器（D7)的 Vinl和Vin2連接；其中，R176和R177并聯(lián)后再與R170串聯(lián)，R170的一端同時(shí)連接Vinl 和Vin2,所述放大器的RG端之間通過(guò)R60連接；所述放大器的-IN端和REF端與地連接； 所述放大器的-Vs端通過(guò)限流電阻R57和R58與-12V連接，貼7, R58并聯(lián)；放大器的-Vs 端通過(guò)濾波電容C13和C14與地連接，C13和C14串聯(lián)；所述放大器的+Vs端通過(guò)限流電阻 R63和R68與+12V電源連接，R63、R68并聯(lián)；放大器的+Vs端與濾波電容C17連接，C17與 C18串聯(lián)在一起，C18與地連接。
[0050] 所述A/D轉(zhuǎn)換器（D7)的DB0?DB11與串行指令解碼電路中RAM存儲(chǔ)器（D8)的 1/00?1/011連接，所述A/D轉(zhuǎn)換器的STANDBY端通過(guò)限流電阻R154連接至巧V電源，所 述A/D轉(zhuǎn)換器的MODE端通過(guò)限流電阻R155連接至巧V電源；所述A/D轉(zhuǎn)換器的CS、E0C. 和I沁端電性連接串行指令解碼電路，從而完成模擬量的選通采集。
[0051] 在本發(fā)明實(shí)施例中，配電控制器可W將串行指令解碼后輸出0C指令W控制供電 開(kāi)關(guān)的閉合和斷開(kāi)，輸出電平指令控制蓄電池組均衡電路的閉合和斷開(kāi)，或打開(kāi)多路選擇 器對(duì)模擬量進(jìn)行選通采集。本發(fā)明所述的一種配電控制器電路簡(jiǎn)單、可靠，適用于衛(wèi)星領(lǐng) 域，特別是小型衛(wèi)星和微小型衛(wèi)星，為衛(wèi)星提供安全可靠的配電控制。
[0052] 上述僅為本發(fā)明的較佳實(shí)施例而已，并不用W限制本發(fā)明，凡在本發(fā)明的精神和 原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1. 一種配電控制器，適用于衛(wèi)星的配電控制、蓄電池均衡管理、模擬量采集，其特征在 于，所述電路包括： 一串行指令接收電路（1); 一串行指令解碼電路（2); 一遙控驅(qū)動(dòng)電路（3); 一模擬量選通采集電路（4); 所述串行指令接收電路（1)，接收來(lái)自總線(xiàn)的差分信號(hào)，輸出第一信號(hào)；接收來(lái)自所述 串行指令解碼電路（2)的第二信號(hào)和第H信號(hào)，輸出到外部設(shè)備的串行差分信號(hào)； 所述串行指令接收電路（1)輸出的所述第一信號(hào)經(jīng)串行指令解碼電路（2)解碼后輸出 供電通斷信號(hào)、單體均衡控制信號(hào)或模擬量選通采集信號(hào)； 所述遙控驅(qū)動(dòng)電路（3)接收串行指令解碼電路（2)輸出的供電通斷信號(hào)，所述供電通 斷信號(hào)經(jīng)驅(qū)動(dòng)放大后輸出0C指令，控制供電開(kāi)關(guān)的閉合和斷開(kāi)； 所述遙控驅(qū)動(dòng)電路（3)接收串行指令解碼電路（2)輸出的單體均衡控制信號(hào)，所述單 體均衡控制信號(hào)經(jīng)驅(qū)動(dòng)放大后輸出電平指令，控制蓄電池組單體均衡控制電路的閉合和斷 開(kāi)； 所述模擬量選通采集電路（4)接收串行指令解碼電路（2)輸出的模擬量選通采集信 號(hào)，選通多路選擇器相應(yīng)的模擬量采集通道，所述模擬量經(jīng)放大后進(jìn)行A/D轉(zhuǎn)換，向串行指 令解碼電路（2)輸出第四信號(hào)。
2. 根據(jù)權(quán)利要求1所述配電控制器，其特征在于，所述串行指令接收電路（1)包括差分 總線(xiàn)接收器和差分總線(xiàn)驅(qū)動(dòng)器，其中： 所述差分總線(xiàn)接收器的INA+端和INA-端并聯(lián)有平衡電阻，接收經(jīng)RS422總線(xiàn)傳輸?shù)?差分信號(hào)；差分總線(xiàn)接收器的OUTA端與所述串行指令解碼電路（2)電性相連，輸出第一信 號(hào)； 所述差分總線(xiàn)驅(qū)動(dòng)器的INA端與串行指令解碼電路（2)電性相連，接收第二信號(hào)； 所述差分總線(xiàn)驅(qū)動(dòng)器的A/BCOTL端與串行指令解碼電路（2)電性連接，接收第H信號(hào)， 所述差分總線(xiàn)驅(qū)動(dòng)器的OUTA端和端輸出到外部設(shè)備的串行差分信號(hào)。
3. 根據(jù)權(quán)利要求1所述配電控制器，其特征在于，所述串行指令解碼電路包含F(xiàn)PGA (D4 )、FPGA配置電路（6 )、RAM存儲(chǔ)器（D8 )和晶振電路（5 )，所述RAM存儲(chǔ)器（D8 )的地址輸 入端（A0?A15)與FPGA (D4)的第一組I/O端（43-58)電性相連；所述RAM存儲(chǔ)器（D8)的 數(shù)據(jù)輸入/輸出端（1/00?1/015)與FPGA (D4)的第二組I/O端（19-34)電性相連；所述 RAM存儲(chǔ)器（D8)的數(shù)據(jù)輸入/輸出端（1/00?1/015)與模擬量選通采集電路電性相連，接 收模擬量選通采集電路的第四信號(hào)；所述RAM存儲(chǔ)器（D8)的使能端(XK、（化、\化、LB、 UB)與FPGA (D4)的第H組I/O端（65、66、67、68、70)電性相連；所述FPGA配置電路（6)與 FPGA (D4)電性連接；所述晶振電路（5)通過(guò)第一限流電阻（R66)和第二限流電阻（R67)與 FPGA (D4)電性連接，第一限流電阻（R66)和第二限流電阻（R67)并聯(lián)。
4. 根據(jù)權(quán)利要求3所述配電控制器，所述晶振電路（5)的晶振G1的Vcc端同時(shí)連接 第一上拉電阻（R64)和第二上拉電阻（R65)的一端，第一上拉電阻（R64)和第二上拉電阻 (R65)的另一端連接至巧V電源；第一濾波電容（C15)與晶振（GO的GND端短接在一起，然 后接地DGND，第二濾波電容（C16)的一端與第一濾波電容（C15)串聯(lián)，第二濾波電容（C16) 的另一段連接到晶振G1的Vcc端；所述晶振電路的晶振（G1)的CLK端同時(shí)與第一限流電 阻（R66 )、第二限流電阻（R67 )連接，所述第一限流電阻（R66 )和所述第二限流電阻（R67 )與 FPGA的化K端電性連接，晶振為FPGA提供工作時(shí)鐘頻率。
5. 根據(jù)權(quán)利要求3所述配電控制器，所述FPGA配置電路（6)配置芯片（D3)的VCCS化 和VPPS化端連接至DGND，第H濾波電容（C19 )的一端連接至DGND，另一端與第四濾波電容 (C20)串聯(lián)；所述配置芯片（D3)的VPP端和VCC端通過(guò)第H上拉電阻（R69)和第四上拉電 阻（R70)連接至巧V電源，第H上拉電阻（R69)和第四上拉電阻（R70)并聯(lián)；VPP端與第四濾 波電容（C20 )連接，VPP端通過(guò)第H限流電阻（R62 )與配置芯片（D3 )的0E端連接，VPP端通 過(guò)第四限流電阻（R61)與配置芯片（D3)的nCS端連接，VPP端通過(guò)第五限流電阻（R59)與 配置芯片（D3)的nINIT-CONF端連接，配置芯片值3)的0E端、nCS端、nINIT-CONF端、DATA 端和D化K分別與FPGA電性相連。
6. 根據(jù)權(quán)利要求1所述配電控制器，其特征在于，所述遙控驅(qū)動(dòng)電路包括0C指令輸出 驅(qū)動(dòng)電路和電平指令輸出驅(qū)動(dòng)電路；其中，0C指令輸出驅(qū)動(dòng)電路和電平指令輸出驅(qū)動(dòng)電路 結(jié)構(gòu)完全相同； 所述遙控驅(qū)動(dòng)電路第一隔離二極管（V7)的陰極與FPGA (D4)的I/O端電性相連，接收 供電通斷信號(hào)，第一電阻（R94)，第二電阻（R95)分別與所述第一隔離二極管（V7)的陽(yáng)極電 性相連，所述第一電阻（R94)與第一H極管（V10)的基極連接，第二電阻（R95)與第二H極 管（VII)的基極連接，第一H極管（V10)的集電極與第二H極管（VII)的集電極連接，輸出 0C指令，控制供電開(kāi)關(guān)的閉合與斷開(kāi)； 所述遙控驅(qū)動(dòng)電路第二隔離二極管的陰極與FPGA(D4)的I/O端電性相連，接收單體均 衡控制信號(hào)，第H電阻，第四電阻分別與所述第二隔離二極管的陽(yáng)極電性相連，所述第H電 阻與第HH極管的基極連接，第四電阻與第四H極管的基極連接，第HH極管的集電極與 第四H極管的集電極連接，輸出電平指令，控制蓄電池組單體均衡控制電路的閉合和斷開(kāi)。
7. 根據(jù)權(quán)利要求1所述配電控制器，其特征在于，所述模擬量選通多路選擇器（U1 )，放 大器（D2)和A/D轉(zhuǎn)換器（D7)，其中： 所述多路選擇器（U1)的S1?S16端通過(guò)電阻與要采集的模擬量連接，共可實(shí)現(xiàn)16路 模擬量的選通采集；所述多路選擇器（U1)的0UTA通過(guò)第六限流電阻（R42)與放大器（D2) 的+IN端連接；所述放大器（D2)的OUTPUT端通過(guò)限流電阻與A/D轉(zhuǎn)換器（D7)的Vinl端和 Vin2端連接；所述A/D轉(zhuǎn)換器（D7)的DB0?DB11與串行指令解碼電路中RAM存儲(chǔ)器（D8) 的1/00?1/011連接，從而完成模擬量的選通采集。
8. 根據(jù)權(quán)利要求1所述配電控制器，其特征在于，所述放大器的OUTPUT端通過(guò)第走限 流電阻（R170)、第八限流電阻（R176)和第九限流電阻（R177)與A/D轉(zhuǎn)換器（D7)的Vinl端 和Vin2端連接；其中，第八限流電阻（R176)和九限流電阻（R177)并聯(lián)后再與第走限流電 阻（R170)串聯(lián)，第走限流電阻（R170)的一端同時(shí)連接Vinl端和Vin2端，所述放大器的RG 端之間通過(guò)R60連接；所述放大器的-IN端和REF端與地連接；所述放大器的-Vs端通過(guò)第 十限流電阻（R57)和第十一限流電阻（R58)與-12V連接，第十限流電阻（R57)和第十一限 流電阻（R58)并聯(lián)；放大器的-Vs端通過(guò)第五濾波電容（C13)和第六濾波電容（C14)與地連 接，第五濾波電容（C13)和第六濾波電容（C14)串聯(lián)；所述放大器的+Vs端通過(guò)第十二限流 電阻（R63)和第十H限流電阻（R68)與+12V電源連接，第十二限流電阻（R63)和第十H限 流電阻（R68)并聯(lián)；放大器的+Vs端與第走濾波電容（C17)連接，第走濾波電容（C17)與第 八濾波電容（C18)串聯(lián)在一起，第八濾波電容（C18)與地連接。
9.根據(jù)權(quán)利要求1所述配電控制器，其特征在于，所述A/D轉(zhuǎn)換器（D7)的DBO?DB11 與串行指令解碼電路中RAM存儲(chǔ)器（D8)的1/00?1/011連接，所述A/D轉(zhuǎn)換器的STANDBY; 端通過(guò)第十四限流電阻（R154)連接至巧V電源，所述A/D轉(zhuǎn)換器的MODE端通過(guò)第十五限 流電阻（R155)連接至巧V電源；所述A/D轉(zhuǎn)換器的CS、￥￥百郝RD端與串行指令解碼 電路電性連接，從而完成模擬量的選通采集。
【文檔編號(hào)】G05B19/042GK104423298SQ201310409953
【公開(kāi)日】2015年3月18日 申請(qǐng)日期:2013年9月9日 優(yōu)先權(quán)日:2013年9月9日
【發(fā)明者】呂紅強(qiáng), 張迎春, 薛力軍, 趙建偉, 保玲, 樊琪 申請(qǐng)人:深圳航天東方紅海特衛(wèi)星有限公司