電壓調(diào)節(jié)器的制造方法
【專利摘要】提供具有漏電流校正電路的電壓調(diào)節(jié)器，即使基準(zhǔn)電壓電路的輸出電壓因漏電流的影響而下降，也能夠保持輸出電壓的精度。電壓調(diào)節(jié)器具有：誤差放大電路，其對基準(zhǔn)電壓電路輸出的基準(zhǔn)電壓與分壓電路輸出的反饋電壓之差進行放大并輸出，來控制輸出晶體管的柵極，其中，所述分壓電路對所述輸出晶體管輸出的輸出電壓進行分壓；以及漏電流校正電路，其設(shè)置在所述分壓電路的輸出端子處，在高溫時，所述漏電流校正電路使所述反饋電壓降低，防止所述輸出電壓的下降。
【專利說明】電壓調(diào)節(jié)器

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及即使在高溫時基準(zhǔn)電壓電路受到漏電流的影響、輸出電壓的精度也優(yōu)良的電壓調(diào)節(jié)器。

【背景技術(shù)】
[0002]對現(xiàn)有的電壓調(diào)節(jié)器進行說明。圖7是示出現(xiàn)有的電壓調(diào)節(jié)器的電路圖。
[0003]差動放大電路104對基準(zhǔn)電壓電路103的基準(zhǔn)電壓(VREF)與分壓電路106的反饋電壓(VFB)進行比較，以使VREF與VFB成為相同的電壓的方式控制輸出晶體管105的柵極電壓。在設(shè)輸出端子102的輸出電壓為VOUT時，輸出電壓VOUT可由下式求出。
[0004]VOUT = (RS+RF)/RSXVREF...(I)
[0005]此處，RF表示電阻121的電阻值，RS表示電阻122的電阻值。
[0006]基準(zhǔn)電壓電路103由耗盡型NMOS晶體管131和NMOS晶體管132構(gòu)成，且以改善基準(zhǔn)電壓電路103的溫度特性、保持輸出電壓VOUT相對于溫度的精度的方式進行控制(例如，參照專利文獻I)。
[0007]現(xiàn)有技術(shù)文獻
[0008]專利文獻
[0009]專利文獻1:日本特開平9-326469號公報


【發(fā)明內(nèi)容】

[0010]但是，在現(xiàn)有技術(shù)中，存在如下問題:在構(gòu)成基準(zhǔn)電壓電路103的NMOS晶體管132以及耗盡型NMOS晶體管131在處于流過結(jié)漏電流以及溝道漏電流那樣的高溫狀態(tài)時，由于漏電流的影響，VREF下降，輸出電壓VOUT也降低(參照圖6的(A))。而且，在高溫時，由于漏電流的影響，存在不能使輸出電壓VOUT的精度保持在固定范圍內(nèi)這樣的問題。
[0011]本發(fā)明是鑒于上述問題而完成的，其提供具有漏電流校正電路的電壓調(diào)節(jié)器，即使基準(zhǔn)電壓電路的輸出電壓因漏電流的影響而下降，也能夠保持輸出電壓的精度。
[0012]為了解決現(xiàn)有的問題，本發(fā)明的電壓調(diào)節(jié)器構(gòu)成為如下。
[0013]電壓調(diào)節(jié)器具有:誤差放大電路，其對基準(zhǔn)電壓電路輸出的基準(zhǔn)電壓與分壓電路輸出的反饋電壓之差進行放大并輸出，來控制輸出晶體管的柵極，其中，所述分壓電路對所述輸出晶體管輸出的輸出電壓進行分壓；以及漏電流校正電路，其設(shè)置在所述分壓電路的輸出端子處，在高溫時，所述漏電流校正電路使所述反饋電壓降低，防止所述輸出電壓的下降。
[0014]發(fā)明效果
[0015]本發(fā)明的具有漏電流校正電路的電壓調(diào)節(jié)器在高溫時，能夠利用漏電流校正電路的截止漏電流降低反饋電壓，抑制輸出電壓VOUT的下降。此外，能夠降低截止漏電流的影響，而無需使用復(fù)雜的結(jié)構(gòu)。

【專利附圖】

【附圖說明】
[0016]圖1是示出第一實施方式的電壓調(diào)節(jié)器的電路圖。
[0017]圖2是示出第二實施方式的電壓調(diào)節(jié)器的電路圖。
[0018]圖3是示出第三實施方式的電壓調(diào)節(jié)器的電路圖。
[0019]圖4是在本發(fā)明的電壓調(diào)節(jié)器中追加了電容校正電路的電路圖。
[0020]圖5是示出用于提高本發(fā)明的電壓調(diào)節(jié)器的漏電流校正電路的精度的一例的電路圖。
[0021]圖6是示出電壓調(diào)節(jié)器的輸出電壓和漏電流的溫度特性的圖。
[0022]圖7是示出現(xiàn)有的電壓調(diào)節(jié)器的電路圖。
[0023]標(biāo)號說明
[0024]100接地端子
[0025]101電源端子
[0026]102輸出端子
[0027]103基準(zhǔn)電壓電路
[0028]104差動放大電路
[0029]105輸出晶體管
[0030]106分壓電路
[0031]107漏電流校正電路
[0032]208 電容校正電路

【具體實施方式】
[0033]以下，參照附圖，對本實施方式進行說明。
[0034][第一實施方式]
[0035]圖1是第一實施方式的電壓調(diào)節(jié)器的電路圖。第一實施方式的電壓調(diào)節(jié)器由基準(zhǔn)電壓電路103、差動放大電路104、輸出晶體管105、分壓電路106、漏電流校正電路107、接地端子100、電源端子101以及輸出端子102構(gòu)成。分壓電路106由電阻121、122構(gòu)成。漏電流校正電路107由電阻141和NMOS晶體管142構(gòu)成?；鶞?zhǔn)電壓電路103由耗盡型NMOS晶體管131和NMOS晶體管132構(gòu)成。
[0036]繼續(xù)進行說明。耗盡型NMOS晶體管131的柵極和源極與NMOS晶體管132的柵極和漏極以及差動放大電路104的反相輸入端子連接，漏極與電源端子101連接。NMOS晶體管132的源極與接地端子100連接。差動放大電路104的輸出與輸出晶體管105的柵極連接，非反相輸入端子與電阻121的一個端子和電阻122的一個端子之間的連接點連接。輸出晶體管105的源極與電源端子101連接，漏極與輸出端子102以及電阻121的另一個端子連接。電阻122的另一個端子與接地端子100連接。NMOS晶體管142的漏極經(jīng)由電阻141與差動放大電路104的非反相輸入端子連接，柵極以及源極與接地端子100連接。
[0037]接下來，對第一實施方式的電壓調(diào)節(jié)器的動作進行說明。在常溫時，由于NMOS晶體管142，在漏電流校正電路107中不流過電流，不對電壓調(diào)節(jié)器的動作帶來影響。通過使用電阻141，在輸出端子102的輸出電壓VOUT變動而進行差動放大電路104的反饋動作時，能夠使NMOS晶體管142的漏極-柵極間以及漏極-體區(qū)(bulk)間的寄生電容不對電壓調(diào)節(jié)器的動作帶來影響。
[0038]在高溫時，在構(gòu)成基準(zhǔn)電壓電路103的NMOS晶體管132以及耗盡型NMOS晶體管131中流過結(jié)漏電流，因而使作為基準(zhǔn)電壓電路103的輸出電壓的基準(zhǔn)電壓VREF下降。同樣，NMOS晶體管142也流過截止漏電流，因而使分壓電路106的反饋電壓VFB下降。通過NMOS晶體管142，以與基準(zhǔn)電壓VREF的下降相同的電壓來降低反饋，由此，能夠?qū)⒎答侂妷篤FB和基準(zhǔn)電壓VREF保持為相同的電壓。這樣，差動放大電路104的輸出不會發(fā)生變化，輸出晶體管105的柵極-源極間電壓也沒有變化，從而抑制了輸出電壓VOUT的下降。
[0039]圖6的⑶示出第一實施方式的電壓調(diào)節(jié)器的輸出電壓VOUT與溫度Ta之間的關(guān)系。在高溫時，以與基準(zhǔn)電壓VREF的下降相同的電壓來降低反饋電壓VFB，由此，能夠抑制輸出電壓VOUT的下降。在溫度進一步升高時，如圖6的(C)所示，漏電流Ikeak以指數(shù)函數(shù)方式增大，因NMOS晶體管142的截止漏電流而使反饋電壓VFB下降的比例大于因基準(zhǔn)電壓電路103的漏電流而使基準(zhǔn)電壓VREF下降的比例，因此輸出電壓VOUT隨著溫度上升而順滑地上升。這樣，能夠抑制高溫時的輸出電壓VOUT的下降。由于用于抑制輸出電壓VOUT的下降的元件僅是電阻以及截止晶體管，因此，不會增大IC的面積，能夠降低截止漏電流的影響，而無需使用復(fù)雜的結(jié)構(gòu)。
[0040]此外，基準(zhǔn)電壓電路對結(jié)構(gòu)沒有限定，只要滿足本發(fā)明的動作，則任意結(jié)構(gòu)均可。
[0041]通過以上方式，在高溫時，第一實施方式的電壓調(diào)節(jié)器能夠利用漏電流校正電路107的截止漏電流來降低分壓電路106的反饋電壓VFB，從而抑制輸出電壓VOUT的下降。此夕卜，能夠降低截止漏電流的影響，而無需使用復(fù)雜的結(jié)構(gòu)。
[0042][第二實施方式]
[0043]圖2是示出第二實施方式的電壓調(diào)節(jié)器的電路圖。與圖1的不同之處在于，在漏電流校正電路107中使用了耗盡型NMOS晶體管301，并使耗盡型NMOS晶體管301的漏極以及柵極與NMOS晶體管142的柵極以及源極連接，使源極與接地端子100連接。
[0044]接下來，對第二實施方式的電壓調(diào)節(jié)器的動作進行說明。由于NMOS晶體管142的柵極和源極連接，因此，在高溫時，漏電流校正電路07能夠流過截止漏電流而降低反饋電壓VFB。由于NMOS晶體管142，耗盡型NMOS晶體管301在常溫時不流過電流，僅在高溫時流過結(jié)漏電流。可以使用與構(gòu)成基準(zhǔn)電壓電路103的NMOS晶體管132和耗盡型NMOS晶體管131相同結(jié)構(gòu)的元件來作為漏電流校正電路107的元件，由此，不會受到工藝偏差或溫度變化導(dǎo)致的影響，能夠流過與構(gòu)成基準(zhǔn)電壓電路103的元件的結(jié)漏電流相同特性的結(jié)漏電流。由此，對于工藝依賴性導(dǎo)致的特性偏差也能夠得到穩(wěn)定的特性，在高溫時，更精確地根據(jù)漏電流校正電路107的漏電流來降低反饋電壓VFB，從而保持與基準(zhǔn)電壓VREF相同的電壓。這樣，能夠抑制輸出電壓VOUT的下降，能夠使輸出電壓VOUT的精度保持在固定范圍內(nèi)。
[0045]此外，期望的是，構(gòu)成基準(zhǔn)電壓電路103的耗盡型NMOS晶體管131和耗盡型NMOS晶體管301放置在相同的Well上。此外，基準(zhǔn)電壓電路對結(jié)構(gòu)沒有限定，只要滿足本發(fā)明的動作，則任意結(jié)構(gòu)均可。
[0046]根據(jù)以上方式，通過在漏電流校正電路107中使用耗盡型NMOS晶體管、并由與基準(zhǔn)電壓電路103相同結(jié)構(gòu)的元件來構(gòu)成，由此，能夠利用抑制了漏電流校正電路107和基準(zhǔn)電壓電路103的工藝偏差的漏電流來降低反饋電壓VFB。而且，能夠高精度地抑制輸出電壓VOUT的下降，使輸出電壓VOUT的精度保持在固定范圍內(nèi)。
[0047][第三實施方式]
[0048]圖3是示出第三實施方式的電壓調(diào)節(jié)器的電路圖。與圖2的不同之處在于使耗盡型NMOS晶體管301的柵極與接地端子100連接。
[0049]對動作進行說明。由于NMOS晶體管142的柵極和源極連接，因此，在高溫時，在漏電流校正電路107中，能夠流過截止漏電流，降低反饋電壓VFB。由于NMOS晶體管142，在常溫時不流過電流，僅在高溫時流過結(jié)漏電流。因此，即使耗盡型NMOS晶體管301的柵極與接地端子連接，在常溫時也不會流過電流，而高溫時流過的結(jié)漏電流相同，因此，能夠流過與基準(zhǔn)電壓電路103的漏電流相同特性的結(jié)漏電流，從而抑制工藝偏差。其它動作與圖2相同。
[0050]根據(jù)以上方式，通過在漏電流校正電路107中使用耗盡型NMOS晶體管、并以與基準(zhǔn)電壓電路103相同結(jié)構(gòu)的元件來構(gòu)成，由此，能夠利用抑制了漏電流校正電路107和基準(zhǔn)電壓電路103的工藝偏差的漏電流來降低反饋電壓VFB。進而，能夠高精度地抑制輸出電壓VOUT的下降，能夠使輸出電壓VOUT的精度保持在固定范圍內(nèi)。
[0051 ] 如上所述，根據(jù)本發(fā)明的具有漏電流校正電路的電壓調(diào)節(jié)器，即使基準(zhǔn)電壓電路103的基準(zhǔn)電壓因高溫導(dǎo)致的漏電流而下降，也能夠使漏電流校正電路與反饋電壓VFB同樣地下降，因此，能夠抑制輸出電壓VOUT的下降。
[0052]此外，通過將本發(fā)明的具有漏電流校正電路的電壓調(diào)節(jié)器設(shè)為如下結(jié)構(gòu)，能夠進一步提高功能和精度。
[0053]圖4是在本發(fā)明的電壓調(diào)節(jié)器中追加了電容校正電路208的電路圖。與圖1的不同之處在于，電容校正電路208與差動放大電路104的反相輸入端子連接。電容校正電路208具有NMOS晶體管202和電阻201。NMOS晶體管202的漏極、源極和基極與接地端子100連接，柵極經(jīng)由電阻201與差動放大電路104的反相輸入端子連接。此處，電容校正電路208設(shè)定為與漏電流校正電路107的寄生電容同等的電容值。
[0054]在本發(fā)明的電壓調(diào)節(jié)器中，通過設(shè)置電容校正電路208，能夠抵消漏電流校正電路107帶來的寄生電容的影響，提高電路動作的穩(wěn)定性。
[0055]圖5是示出用于提高本發(fā)明的電壓調(diào)節(jié)器的漏電流校正電路107的精度的一例的電路圖。漏電流校正電路107例如使用耗盡型NMOS晶體管301、501、502，使它們分別并聯(lián)連接，且構(gòu)成為能夠通過熔斷器503、504、505進行微調(diào)。因此，通過對耗盡型NMOS晶體管301,501,502進行微調(diào)，能夠?qū)⒙╇娏餍Ｕ娐?07的漏電流特性設(shè)為最優(yōu)值。
[0056]此外，這些結(jié)構(gòu)可以應(yīng)用于全部實施方式的電路。
【權(quán)利要求】
1.一種電壓調(diào)節(jié)器，其特征在于，該電壓調(diào)節(jié)器具有: 誤差放大電路，其對基準(zhǔn)電壓電路輸出的基準(zhǔn)電壓與分壓電路輸出的反饋電壓之差進行放大并輸出，來控制輸出晶體管的柵極，其中，所述分壓電路對所述輸出晶體管輸出的輸出電壓進行分壓；以及 漏電流校正電路，其設(shè)置在所述分壓電路的輸出端子處， 在高溫時，所述漏電流校正電路使所述反饋電壓降低，防止所述輸出電壓的下降。
2.根據(jù)權(quán)利要求1所述的電壓調(diào)節(jié)器，其特征在于， 所述漏電流校正電路具有: 電阻；以及 晶體管，其柵極和源極與接地端子連接，漏極經(jīng)由所述電阻與所述分壓電路的輸出端子連接。
3.根據(jù)權(quán)利要求1所述的電壓調(diào)節(jié)器，其特征在于， 所述漏電流校正電路具有: 電阻； 第一晶體管，其柵極和源極連接，漏極經(jīng)由所述電阻與所述分壓電路的輸出端子連接；以及 第二晶體管，其漏極與所述第一晶體管的柵極和源極連接，源極與接地端子連接。
4.根據(jù)權(quán)利要求3所述的電壓調(diào)節(jié)器，其特征在于， 構(gòu)成所述漏電流校正電路的所述第一晶體管以及第二晶體管與構(gòu)成所述基準(zhǔn)電壓電路的晶體管是相同的結(jié)構(gòu)。
【文檔編號】G05F1/56GK104516385SQ201410514546
【公開日】2015年4月15日 申請日期:2014年9月29日 優(yōu)先權(quán)日:2013年10月3日
【發(fā)明者】小林裕二, 鈴木照夫 申請人:精工電子有限公司