基于fpga的并行配置電路的制作方法
【專利摘要】本實(shí)用新型涉及一種基于FPGA的并行配置電路，所述電路包括配置控制模塊、多個(gè)緩存模塊和配置鏈組，所述配置鏈組包括多個(gè)配置鏈；所述配置控制模塊與所述多個(gè)緩存模塊中的每個(gè)緩存模塊并行連接，所述每個(gè)緩存模塊與所述配置鏈組中的每個(gè)配置鏈串行連接；所述配置控制模塊在閾值時(shí)間內(nèi)將數(shù)據(jù)信息發(fā)送給所述多個(gè)緩存模塊中的每個(gè)緩存模塊；所述每個(gè)緩存模塊將接收到的所述數(shù)據(jù)信息發(fā)送給相應(yīng)的所述配置鏈；所述配置鏈將所述數(shù)據(jù)信息進(jìn)行配置。本實(shí)用新型的配置控制模塊可以同時(shí)配置多個(gè)配置鏈，也可以根據(jù)需要對所需的配置鏈進(jìn)行選擇。
【專利說明】 基于FPGA的并行配置電路
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種集成電路，特別是涉及一種基于FPGA的并行配置電路。
【背景技術(shù)】
[0002]在現(xiàn)場可編程門陣列(Field — Programmable Gate Array,FPGA)芯片中，數(shù)量較多的控制比特分布于FPGA芯片中的各個(gè)部分，占用面積大，從而對控制比特進(jìn)行讀寫時(shí)造成不必要的麻煩。
[0003]通常，多個(gè)控制比特通過串聯(lián)的方式組成配置鏈，在FPGA芯片中，存在大量的配置鏈。圖1為現(xiàn)有技術(shù)的串行配置電路圖，如圖1所示，配置控制模塊與配置鏈串行連接，配置控制模塊將數(shù)據(jù)傳送給配置鏈時(shí)，由于配置鏈中的控制比特采用的是I比特的串行方式連接，從而造成配置時(shí)間較長。圖2為現(xiàn)有技術(shù)的并行配置電路圖，如圖2所示，配置控制模塊與配置鏈采用并行方式連接，但是這樣會造成配置控制模塊和配置鏈數(shù)據(jù)率不匹配的問題，如果要使兩者匹配，需要通過提高配置鏈時(shí)鐘的頻率。雖然通過提高配置鏈時(shí)鐘的頻率會提高配置速度，但是這樣會對配置鏈的時(shí)序提出更高的要求，從而增加了設(shè)計(jì)難度，也增加了功耗和面積。
實(shí)用新型內(nèi)容
[0004]本實(shí)用新型的目的是為了解決配置鏈配置時(shí)間過長以及配置控制模塊和配置鏈數(shù)據(jù)率不匹配的問題。
[0005]為實(shí)現(xiàn)上述目的，本實(shí)用新型提供了一種基于FPGA的并行配置電路。該電路包括配置控制模塊、多個(gè)緩存模塊和配置鏈組，所述配置鏈組包括多個(gè)配置鏈；
[0006]所述配置控制模塊與所述多個(gè)緩存模塊中的每個(gè)緩存模塊并行連接，所述每個(gè)緩存模塊與所述配置鏈組中的每個(gè)配置鏈串行連接；
[0007]所述配置控制模塊在閾值時(shí)間內(nèi)將數(shù)據(jù)信息發(fā)送給所述多個(gè)緩存模塊中的每個(gè)緩存模塊；所述每個(gè)緩存模塊將接收到的所述數(shù)據(jù)信息發(fā)送給相應(yīng)的所述配置鏈；所述配置鏈將所述數(shù)據(jù)信息進(jìn)行配置。
[0008]進(jìn)一步地，所述每個(gè)配置鏈包括多個(gè)控制比特，每個(gè)控制比特采用第一位寬的串行方式連接。
[0009]本實(shí)用新型的有益效果:(I)實(shí)現(xiàn)簡單。本實(shí)用新型中各個(gè)配置鏈中的控制比特仍然采用I比特的串行方式連接。
[0010](2)應(yīng)用靈活。本實(shí)用新型中配置控制模塊可以同時(shí)配置多個(gè)配置鏈，也可以根據(jù)需要對所需的配置鏈進(jìn)行選擇。
[0011](3)便于重用。不同規(guī)模的FPGA可以根據(jù)需要進(jìn)行選擇所需的配置鏈，并且不同規(guī)模的FPGA可以采用相同的配置電路，從而減少設(shè)計(jì)和驗(yàn)證時(shí)間。
【專利附圖】
【附圖說明】
[0012]圖1為現(xiàn)有技術(shù)的串行配置電路圖；
[0013]圖2為現(xiàn)有技術(shù)的并行配置電路圖；
[0014]圖3為本實(shí)用新型實(shí)施例提供的基于FPGA的并行配置電路示意圖；
[0015]圖4為本實(shí)用新型實(shí)施例提供的基于FPGA的并行配置方法流程圖。
【具體實(shí)施方式】
[0016]下面通過附圖和實(shí)施例，對本實(shí)用新型的技術(shù)方案做進(jìn)一步的詳細(xì)描述。
[0017]圖3為本實(shí)用新型實(shí)施例提供的基于FPGA的并行配置電路示意圖。如圖3所示，該電路包括配置控制模塊、多個(gè)緩存模塊和配置鏈組，配置鏈組包括多個(gè)配置鏈；
[0018]配置控制模塊與多個(gè)緩存模塊中的每個(gè)緩存模塊并行連接，每個(gè)緩存模塊與配置鏈組中的每個(gè)配置鏈串行連接；
[0019]配置控制模塊在閾值時(shí)間內(nèi)將數(shù)據(jù)信息發(fā)送給多個(gè)緩存模塊中的每個(gè)緩存模塊；每個(gè)緩存模塊將接收到的數(shù)據(jù)信息發(fā)送給相應(yīng)的配置鏈；配置鏈將數(shù)據(jù)信息進(jìn)行配置。
[0020]進(jìn)一步地，每個(gè)配置鏈包括多個(gè)控制比特，每個(gè)控制比特采用第一位寬的串行方式連接。配置控制模塊將數(shù)據(jù)發(fā)送給緩存模塊時(shí)，可以采用時(shí)分復(fù)用的方法，如在^時(shí)間內(nèi)將數(shù)據(jù)發(fā)送給第一緩存模塊，第一緩存模塊在^時(shí)間內(nèi)接收完數(shù)據(jù)之后，第一緩存模塊將數(shù)據(jù)發(fā)送給與第一緩存模塊對應(yīng)的配置鏈，并且在t2時(shí)間內(nèi)配置控制模塊將數(shù)據(jù)再發(fā)送給第二緩存模塊，第二緩存模塊在t2時(shí)間內(nèi)接收完數(shù)據(jù)之后，第二緩存模塊將數(shù)據(jù)發(fā)送給與第二緩存模塊對應(yīng)的配置鏈，第一緩存模塊與第二緩存模塊接收到的數(shù)據(jù)是完全不同的，直到在一定時(shí)間內(nèi)配置控制模塊將數(shù)據(jù)發(fā)送給各個(gè)緩存模塊，各個(gè)緩存模塊再將接收到的數(shù)據(jù)發(fā)送給各個(gè)緩存模塊對應(yīng)的配置鏈，從而實(shí)現(xiàn)各個(gè)配置鏈的并行配置。
[0021]配置控制模塊可以同時(shí)控制至少一個(gè)配置鏈，也可以根據(jù)需要從中選擇所需的配置鏈。不同規(guī)模的FPGA都可以使用這個(gè)設(shè)計(jì)方法，并且不同規(guī)模的FPGA芯片可以采用相同的配置電路，從而減少了設(shè)計(jì)和驗(yàn)證時(shí)間。
[0022]圖4為本實(shí)用新型實(shí)施例提供的基于FPGA的并行配置方法流程圖。該方法包括以下步驟:
[0023]步驟401，配置控制模塊在閾值時(shí)間內(nèi)將數(shù)據(jù)信息發(fā)送給多個(gè)緩存模塊中的每個(gè)緩存模塊。
[0024]步驟402，每個(gè)緩存模塊將接收到的數(shù)據(jù)信息發(fā)送給相應(yīng)的配置鏈。
[0025]步驟403，配置鏈將數(shù)據(jù)信息進(jìn)行配置。
[0026]以上所述的【具體實(shí)施方式】，對本實(shí)用新型的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本實(shí)用新型的【具體實(shí)施方式】而已，并不用于限定本實(shí)用新型的保護(hù)范圍，凡在本實(shí)用新型的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種基于FPGA的并行配置電路，其特征在于，所述電路包括配置控制模塊、多個(gè)緩存模塊和配置鏈組，所述配置鏈組包括多個(gè)配置鏈； 所述配置控制模塊與所述多個(gè)緩存模塊中的每個(gè)緩存模塊并行連接，所述每個(gè)緩存模塊與所述配置鏈組中的每個(gè)配置鏈串行連接； 所述配置控制模塊在閾值時(shí)間內(nèi)將數(shù)據(jù)信息發(fā)送給所述多個(gè)緩存模塊中的每個(gè)緩存模塊；所述每個(gè)緩存模塊將接收到的所述數(shù)據(jù)信息發(fā)送給相應(yīng)的所述配置鏈；所述配置鏈將所述數(shù)據(jù)信息進(jìn)行配置。
2.根據(jù)權(quán)利要求1所述的基于FPGA的并行配置電路，其特征在于，所述每個(gè)配置鏈包括多個(gè)控制比特，每個(gè)控制比特采用第一位寬的串行方式連接。
【文檔編號】G05B19/042GK203941417SQ201420400443
【公開日】2014年11月12日 申請日期:2014年7月18日 優(yōu)先權(quán)日:2014年7月18日
【發(fā)明者】王宏宇, 孫楠楠, 劉明 申請人:京微雅格（北京）科技有限公司