一種超高采樣率可重現(xiàn)數(shù)據(jù)采集系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種數(shù)據(jù)采集系統(tǒng)，特別涉及一種超高采樣率可重現(xiàn)數(shù)據(jù)采集系統(tǒng)。
【背景技術(shù)】
[0002]現(xiàn)代電子技術(shù)的飛速發(fā)展，使得嵌入式處理器性能不斷提升，例如當(dāng)前的ARM系列嵌入式處理器，其性能已經(jīng)不亞于兩三年前的PC處理器。這些高速的嵌入式處理器衍生了越來越多的嵌入式高速數(shù)據(jù)處理系統(tǒng)。然而，對數(shù)據(jù)進(jìn)行采樣量化的模數(shù)轉(zhuǎn)換芯片的性能提升卻遠(yuǎn)遠(yuǎn)落后于處理器性能提升的速度。因此如何實現(xiàn)高速，精確，大數(shù)據(jù)量的數(shù)據(jù)采集數(shù)據(jù)成為現(xiàn)代嵌入式數(shù)據(jù)處理系統(tǒng)的關(guān)鍵和瓶頸所在。
[0003]數(shù)據(jù)采集單元通常采用模數(shù)轉(zhuǎn)換芯片(ADC)對模擬信號進(jìn)行采樣量化轉(zhuǎn)換為數(shù)字型號之后進(jìn)行采集，而其采樣的速度，即采樣率就受限于模數(shù)轉(zhuǎn)換芯片的采樣率參數(shù)。為了實現(xiàn)超高速的數(shù)據(jù)采集，通常的做法是采用多塊模數(shù)轉(zhuǎn)換芯片組成AD轉(zhuǎn)換陣列，每塊轉(zhuǎn)換芯片接不同相位的采樣時鐘，然后再采用FPGA將不同的相位的采樣結(jié)果組合起來，合成一個高采樣率的采樣結(jié)果，如專利號為CN202033737U的中國實用新型專利中方法，即為利用兩個采樣速率為125MSPS的A/D轉(zhuǎn)換器并行交替采樣一路信號，實現(xiàn)了 250MSPS的采樣速率。但是，這種多塊AD轉(zhuǎn)換芯片分相位采集的辦法需要多塊AD芯片和較多的FPGA管腳，成本較高并且容易造成FPGA資源不足。另外從性能上來看，多塊AD芯片數(shù)據(jù)采集系統(tǒng)還會因為各個AD芯片的一些參數(shù)差異而造成不同相位之間有一定的幅度和直流偏置的差異，從而造成最終合成的信號失真較大。
[0004]可重現(xiàn)數(shù)據(jù)采集，是指待采集的數(shù)據(jù)可以重復(fù)出現(xiàn)，即可以重復(fù)采集，很多嵌入式測量應(yīng)用中的數(shù)據(jù)都具有這一特性，例如激光測距儀。本發(fā)明針對這種數(shù)據(jù)采集應(yīng)用場合，提出了一種采用低采樣率模數(shù)轉(zhuǎn)換芯片通過多次重復(fù)采集實現(xiàn)高采樣率數(shù)據(jù)采集的方法。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于提供一種超高采樣率可重現(xiàn)數(shù)據(jù)采集系統(tǒng)，以解決現(xiàn)有的采用多個低采樣率的模數(shù)轉(zhuǎn)換芯片進(jìn)行數(shù)據(jù)采樣所存在的信號失真較大，易于造成FPGA資源不足的問題。
[0006]本發(fā)明的第二目的在于，提供一種超高采樣率可重現(xiàn)數(shù)據(jù)采集系統(tǒng)，以實現(xiàn)通過一個低采樣率的模數(shù)轉(zhuǎn)換芯片通過多次重復(fù)采集數(shù)據(jù)實現(xiàn)超高采樣率的數(shù)據(jù)采集。
[0007]為實現(xiàn)上述目的，本發(fā)明提供了一種超高采樣率可重現(xiàn)數(shù)據(jù)采集系統(tǒng)，包括一模數(shù)轉(zhuǎn)換芯片、嵌入式CPU、FPGA處理單元以及數(shù)據(jù)存儲器，所述FPGA處理單元包括ADC接口模塊、多相位時鐘產(chǎn)生模塊、數(shù)據(jù)處理模塊、MIG內(nèi)存接口模塊、CPU數(shù)據(jù)讀寫模塊以及CPU控制寄存器；
所述嵌入式CPU用于向所述CPU控制寄存器中寫入采集相位信號和采集開始信號；(PU控制寄存器用于將所述采集相位信號和采集開始信號傳送給所述多相位時鐘產(chǎn)生模塊；所述多相位時鐘產(chǎn)生模塊用于根據(jù)接收的采集開始信號產(chǎn)生η個相位相差為2 π /n的時鐘信號，并根據(jù)接收的采集相位信號選取該η個時鐘信號中的第i路信號輸入所述模數(shù)轉(zhuǎn)換芯片，1、η為正整數(shù)，且I SiSn;
所述模數(shù)轉(zhuǎn)換芯片用于根據(jù)收到的第i路時鐘信號進(jìn)行數(shù)據(jù)采集并將采集的第i路數(shù)據(jù)輸入所述ADC接口模塊；
所述ADC接口模塊用于對采集的第i路數(shù)據(jù)進(jìn)行數(shù)據(jù)緩存和時鐘同步處理，并將處理后的第i路數(shù)據(jù)輸入所述數(shù)據(jù)處理模塊；
所述MIG內(nèi)存接口模塊用于對所述數(shù)據(jù)存儲器中的第i路數(shù)據(jù)進(jìn)行讀寫操作；
所述數(shù)據(jù)存儲器用于存儲所述MIG內(nèi)存接口模塊寫入的第i路數(shù)據(jù)；
所述數(shù)據(jù)處理模塊用于對輸入的處理后的第i路數(shù)據(jù)進(jìn)行濾波降噪處理得到濾波降噪的第i路數(shù)據(jù)，同時所述數(shù)據(jù)處理模塊將濾波降噪的第i路數(shù)據(jù)與所述MIG內(nèi)存接口模塊讀取的來自數(shù)據(jù)存儲器的第i路數(shù)據(jù)進(jìn)行加權(quán)平均運算，得到加權(quán)平均后的第i路數(shù)據(jù)，并通過所述MIG內(nèi)存接口模塊將加權(quán)平均后的第i路數(shù)據(jù)寫入數(shù)據(jù)存儲器；
其中，所述模數(shù)轉(zhuǎn)換芯片為低速率ADC模數(shù)轉(zhuǎn)換芯片，每次數(shù)據(jù)采集時，所述嵌入式CPU通過所述FPGA處理單元控制所述模數(shù)轉(zhuǎn)換芯片完成η個時鐘信號的η路數(shù)據(jù)采集并將得到的η路數(shù)據(jù)分別寫入數(shù)據(jù)存儲器；
所述CPU數(shù)據(jù)讀寫模塊用于將所述數(shù)據(jù)存儲器中的η路數(shù)據(jù)按相位組合，得到最終的高分辨率采樣數(shù)據(jù)，并通過CPU控制寄存器將最終的高分辨率采樣數(shù)據(jù)數(shù)據(jù)輸入嵌入式CPU。
[0008]較佳地，所述多相位時鐘產(chǎn)生模塊包括一相位選擇寄存器及一 DCM時鐘管理單元，所述DCM時鐘管理單元用于根據(jù)接收的采集開始信號產(chǎn)生η個相位相差為2π/η的時鐘信號，并將該η路時鐘信號輸入所述相位選擇寄存器；所述相位選擇寄存器根據(jù)接收的采集相位信號將該η個時鐘信號中的第i路時鐘信號輸入所述模數(shù)轉(zhuǎn)換芯片。
[0009]較佳地，數(shù)據(jù)存儲器包括η個數(shù)據(jù)存儲區(qū)，分別為相位O數(shù)據(jù)存儲區(qū)至相位η數(shù)據(jù)存儲區(qū)；其中，相位i數(shù)據(jù)存儲區(qū)用于存儲第i路時鐘信號作用下寫入的數(shù)據(jù)。
[0010]較佳地，所述數(shù)據(jù)處理模塊進(jìn)行的加權(quán)平均運算具體為:將相位i新采集的數(shù)據(jù)與系數(shù)《O相乘，將所述數(shù)據(jù)存儲器存儲的相位i的數(shù)據(jù)與Wl相乘，再將兩路相乘后的數(shù)據(jù)相加，即得到加權(quán)平均后的相位i的新數(shù)據(jù)。
[0011]本發(fā)明的系統(tǒng)設(shè)計方案原理是通過FPGA的DCM單元產(chǎn)生η個相位相差2 π /n的時鐘信號，每一次數(shù)據(jù)采集時給ADC不同相位的時鐘信號，實現(xiàn)不同相位的數(shù)據(jù)采集，最后在FPGA中將不同相位的數(shù)據(jù)采集結(jié)果組合起來，共同組成ADC采樣率η倍的高采樣率數(shù)據(jù)采集結(jié)果。其中，對每一個相位的數(shù)據(jù)采集進(jìn)行多次重復(fù)采集以進(jìn)行濾波處理，可以消除噪聲，進(jìn)一步提高數(shù)據(jù)采集系統(tǒng)的性能。
[0012]本方案主要由一個低速率的模數(shù)轉(zhuǎn)換芯片，F(xiàn)PGA，數(shù)據(jù)存儲器和嵌入式CPU共同組成，其中ADC完成數(shù)據(jù)的采樣量化，F(xiàn)PGA負(fù)責(zé)完成主要的控制和數(shù)據(jù)處理操作，數(shù)據(jù)存儲器負(fù)責(zé)存儲采集的數(shù)據(jù)。該系統(tǒng)實現(xiàn)了一個低速率的模數(shù)轉(zhuǎn)換芯片進(jìn)行高采樣率數(shù)據(jù)采集的工作，系統(tǒng)控制簡單，對FPGA的運算能力要求較低，易于實現(xiàn)，且采集的數(shù)據(jù)精度較高。
【附圖說明】
[0013]圖1為本發(fā)明的基本原理不意圖； 圖2為本發(fā)明優(yōu)選實施例的超高采樣率可重現(xiàn)數(shù)據(jù)采集系統(tǒng)組成示意圖；
圖3A為本發(fā)明優(yōu)選實施例的多相位時鐘模塊組成結(jié)構(gòu)示意圖；
圖3B為與圖3A中的多相位時鐘模塊組成結(jié)構(gòu)對應(yīng)的時鐘信號關(guān)系圖；
圖4為數(shù)據(jù)處理模塊的加權(quán)平均處理過程示意圖。
【具體實施方式】
[0014]為更好地說明本發(fā)明，茲以一優(yōu)選實施例，并配合附圖對本發(fā)明作詳細(xì)說明，具體如下:
參見圖1所示，每次數(shù)據(jù)采集中進(jìn)行4次采樣。當(dāng)采用低采樣率的模數(shù)轉(zhuǎn)換芯片ADC對數(shù)據(jù)進(jìn)行采集時，第一次采集圖1中標(biāo)號為I的箭頭對應(yīng)的采樣點，即A、E和I點；第二次采樣采集標(biāo)號2對應(yīng)箭頭的采樣點，即B、F、J點；第三次采樣采集標(biāo)號3對應(yīng)箭頭的采樣點，即C、G點，第四次采樣采集標(biāo)號4對應(yīng)箭頭的采樣點，即D、H點。通過FPGA將這四次采樣的結(jié)果組合起來，就得到上圖中A、B、C、D、E、F、G、H、I及J的一個四倍采樣率的采樣信號。本實施例以4個時鐘信號進(jìn)行采樣，通過4組相位相差90度的時鐘分為4次采樣，分別采集到對應(yīng)于圖1中標(biāo)號為1，2，3，4的箭頭對應(yīng)的采樣點，再在FPGA中進(jìn)行組合，就可以實現(xiàn)4倍采樣率的高速采集。
[0015]本實施例所提供的超高采樣率可重現(xiàn)數(shù)據(jù)采集系統(tǒng)如圖2所示，該系統(tǒng)包括一模數(shù)轉(zhuǎn)換芯片10、嵌入式CPU20、FPGA處理單元30以及數(shù)據(jù)存儲器40，F(xiàn)PGA處理單元30包括ADC接口模塊31、多相位時鐘產(chǎn)生模塊32、數(shù)據(jù)處理模塊33、MIG內(nèi)存接口模塊34、CPU數(shù)據(jù)讀寫模塊35以及CPU控制寄存器36 ;其中，多相位時鐘產(chǎn)生模塊32包括一相位選擇