Ldo電路的制作方法
【技術領域】
[0001]本申請涉及芯片電源管理領域，特別是涉及一種低功耗LDO (LOW DROP-OUT線性穩(wěn)壓器)電路。
【背景技術】
[0002]近些年來，如何降低芯片的功耗成為芯片設計中的重要課題。在芯片的使用中，很多情況下芯片會處于低功耗待機狀態(tài)。此時就需要一個低功耗的LDO電路為芯片提供電源。
[0003]傳統(tǒng)的LDO電路由帶隙參考電路，運算放大器和電阻等部分組成，其結構如圖1所示。帶隙參考電路產(chǎn)生一個與溫度及電壓無關的參考電壓VREF，運算放大器與功率管MP3組成的反饋回路用來保持輸出電壓的穩(wěn)定。
[0004]在傳統(tǒng)LDO電路結構中，帶隙參考電路和運算放大器均需要消耗功耗，因此降低傳統(tǒng)結構的LDO電路功耗存在限制。
[0005]芯片在低功耗狀態(tài)工作時所需要的電流會很小，如果在這種情況下采用傳統(tǒng)LDO電路為其供電，可能會出現(xiàn)LDO電路本身消耗的靜態(tài)電流大于芯片本身消耗電流的情況。
[0006]另外傳統(tǒng)的LDO電路結構還需要進行補償以保證環(huán)路的穩(wěn)定性，從而使得電路的設計復雜度增加。

【發(fā)明內容】

[0007]本申請要解決的技術問題是提供一種LDO電路，可以降低電路的功耗和實現(xiàn)的復雜度，且可減小芯片面積。
[0008]為解決上述技術問題，本申請的LDO電路，包括:
一功率管，為所述功率管提供偏置電壓的一偏置電壓產(chǎn)生電路，為所述偏置電壓產(chǎn)生電路提供偏置電流的一偏置電流產(chǎn)生電路。
[0009]本申請沒有采用運算放大器和帶隙參考電路，電路運行穩(wěn)定，可以有效降低電路功耗；電路結構簡單，電路的設計復雜度降低，能減小芯片的面積。
【附圖說明】
[0010]下面結合附圖與【具體實施方式】對本申請作進一步詳細的說明:
圖1是傳統(tǒng)的LDO電路原理圖；
圖2是本申請的低功耗LDO電路一實施例原理圖。
【具體實施方式】
[0011]參見圖2所示，本申請所述的低功耗LDO電路在下面的實施例中包括:一偏置電流產(chǎn)生電路，一偏置電壓產(chǎn)生電路，一功率管。
[0012]所述偏置電流產(chǎn)生電路，由多個串聯(lián)的PMOS晶體管PMOSC和第一 NMOS晶體管MNl組成，其中，多個串聯(lián)的PMOS晶體管PMOSC中，所有PMOS管的柵極均接地GND，第一個PMOS管的源極與電源電壓VDD相連接，最后一個PMOS管的漏極與第一 NMOS晶體管麗I的漏極和柵極相連接，第一 NMOS晶體管MNl的源極接地GND。
[0013]多個串聯(lián)的PMOS晶體管PMOSC用來產(chǎn)生大的電阻，該電阻與第一 NMOS晶體管麗I結合可以產(chǎn)生一個偏置電流，偏置電流的大小可以通過改變PMOS管的個數(shù)和寬長比來調節(jié)。
[0014]所述偏置電壓產(chǎn)生電路，由第二 NMOS晶體管麗2、第一 PMOS晶體管MP1，第二PMOS晶體管MP2和多個采用二極管連接方式串聯(lián)連接的MOS管MOSC構成，通過調整串聯(lián)的MOS管個數(shù)、類型、寬長比以及偏置電流的大小來產(chǎn)生不同的偏置電壓。
[0015]第一 PMOS晶體管MPl和第二 PMOS晶體管MP2的源極與電源電壓VDD相連接，第一 PMOS晶體管MPl的柵極和漏極、第二 PMOS晶體管MP2的柵極與第二 NMOS晶體管麗2的漏極相連接；第二 NMOS晶體管麗2的柵極與所述偏置電流產(chǎn)生電路中的第一 NMOS晶體管麗I的柵極相連接，第二 NMOS晶體管麗2的源極接地GND。
[0016]第二 PMOS晶體管MP2的漏極與多個采用二極管連接方式串聯(lián)連接的MOS管MOSC中的第一個NMOS晶體管的漏極和柵極相連接，多個采用二極管連接方式串聯(lián)連接的MOS晶體管MOSC中最后一個PMOS晶體管的漏極接地GND。
[0017]在本實施例中，所述偏置電壓產(chǎn)生電路的多個采用二極管連接方式串聯(lián)連接的MOS管M0SC，由兩個采用二極管連接方式的NMOS晶體管和一個采用二極管連接方式的PMOS晶體管組成。這樣產(chǎn)生的偏置電壓Vbias約為2Vgsn+|Vgs|，Vgsn, Vgsp分別為NMOS晶體管和PMOS晶體管的柵源電壓，由此，本申請所述的低功耗LDO電路的輸出電壓為Vgsn+1 Vgsp I，可以確保輸出電壓VOUT滿足數(shù)字電路的要求。
[0018]所述功率管，由第三NMOS晶體管麗3構成。第三NMOS晶體管麗3的漏極與電源電壓VDD相連接，其柵極與所述偏置電壓產(chǎn)生電路中第二 PMOS晶體管MP2的漏極相連接，其源極與負載電路LOAD和電容Cl的一端相連接，負載電路LOAD和電容Cl的另一端接地GND。第三NMOS晶體管麗3的源極作為電路的輸出端輸出電壓V0UT。
[0019]所述偏置電流通過電流鏡電路(第一 NMOS管麗I和第二 NMOS管麗2，第一 PMOS晶體管MPl和第二 PMOS晶體管MP2)加到采用二極管方式串聯(lián)連接的多個MOS晶體管MOSC上，從而為功率管麗3的柵極提供偏置電壓Vbias，這樣LDO電路的輸出電壓值為Vbias-Vgs, Vgs為功率管的柵源電壓值；通過調節(jié)偏置電壓Vbias的大小可以改變LDO電路的輸出電壓VOUT。
【主權項】
1.一種線性穩(wěn)壓器LDO電路，其特征在于，包括:一功率管，為所述功率管提供偏置電壓的一偏置電壓產(chǎn)生電路，為所述偏置電壓產(chǎn)生電路提供偏置電流的一偏置電流產(chǎn)生電路。
2.如權利要求1所述的電路，其特征在于:所述偏置電流產(chǎn)生電路，由多個串聯(lián)的PMOS晶體管和第一 NMOS晶體管組成，其中，多個串聯(lián)的PMOS晶體管中，所有PMOS管的柵極均接地，第一個PMOS管的源極與電源電壓相連接，最后一個PMOS管的漏極與第一 NMOS晶體管的漏極和柵極相連接，第一 NMOS晶體管的源極接地。
3.如權利要求2所述的電路，其特征在于:通過改變所述多個串聯(lián)的PMOS晶體管的個數(shù)和寬長比來調節(jié)偏置電流的大小。
4.如權利要求1或2所述的電路，其特征在于:所述偏置電壓產(chǎn)生電路，由第二NMOS晶體管、第一 PMOS晶體管，第二 PMOS晶體管和多個采用二極管連接方式串聯(lián)連接的MOS晶體管構成； 第一 PMOS晶體管和第二 PMOS晶體管的源極與電源電壓相連接，第一 PMOS晶體管的柵極和漏極、第二 PMOS晶體管的柵極與第二 NMOS晶體管的漏極相連接；第二 NMOS晶體管的柵極與所述偏置電流產(chǎn)生電路中的第一 NMOS晶體管的柵極相連接，第二 NMOS晶體管的源極接地； 第二 PMOS晶體管的漏極與多個采用二極管連接方式串聯(lián)連接的MOS晶體管中的第一個NMOS晶體管的漏極和柵極相連接，多個采用二極管連接方式串聯(lián)連接的MOS晶體管中最后一個PMOS晶體管的漏極接地GND。
5.如權利要求4所述的電路，其特征在于:所述功率管，由第三NMOS晶體管構成；第三NMOS晶體管的漏極與電源電壓相連接，其柵極與所述偏置電壓產(chǎn)生電路中第二 PMOS晶體管的漏極相連接，負載電路連接在第三NMOS晶體管的源極與地之間。
6.如權利要求4所述的電路，其特征在于:通過調整所述多個采用二極管連接方式串聯(lián)連接的MOS晶體管個數(shù)、類型、寬長比和/或偏置電流的大小來產(chǎn)生不同的偏置電壓。
【專利摘要】本申請公開了一種低功耗線性穩(wěn)壓器LDO電路，包括：一功率管，為所述功率管提供偏置電壓的一偏置電壓產(chǎn)生電路，為所述偏置電壓產(chǎn)生電路提供偏置電流的一偏置電流產(chǎn)生電路。本申請可以降低電路的功耗和實現(xiàn)的復雜度，且可減小芯片面積。
【IPC分類】G05F1-56
【公開號】CN104750153
【申請?zhí)枴緾N201510135588
【發(fā)明人】謝晶
【申請人】謝晶
【公開日】2015年7月1日
【申請日】2015年3月26日