一種高速采集處理系統(tǒng)瞬態(tài)功耗降低電路及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種高速采集處理系統(tǒng)瞬態(tài)功耗降低電路及方法，尤其涉及一種基于多片AD和FPGA的高速采集處理系統(tǒng)瞬態(tài)功耗降低的電路及方法。
【背景技術(shù)】
[0002]對于寬帶信號采集，例如微波輻射計(jì)相關(guān)器、雷達(dá)信號采集處理或高速示波器往往采用FPGA加多片高速AD的方法實(shí)現(xiàn)。這些采集處理電路所用的高速器件的處理規(guī)模和功耗都比較大，在FPGA程序加載以及信號源接通的瞬間，器件開始工作和邏輯開始翻轉(zhuǎn)的瞬間往往會產(chǎn)生較大的浪涌，導(dǎo)致電路的瞬態(tài)功耗高于電路的動態(tài)功耗，這種瞬態(tài)功耗對這種高速信號采集電路的配電設(shè)計(jì)提出了較高的要求。
[0003]全極化微波輻射計(jì)數(shù)字相關(guān)器的相關(guān)處理電路接收通道輸出的四路2G帶寬中頻信號，通過高速AD變換后進(jìn)行全極化的相關(guān)處理，完成全極化信息的提取。相關(guān)處理單板功耗接近25W，整機(jī)動態(tài)功耗接近60W。因?yàn)椴杉娐穼囟鹊淖兓潜容^敏感的，因此大功率單機(jī)對整星的供配電和散熱設(shè)計(jì)都提出較高的要求，因此降低高速處理電路的瞬態(tài)功耗是影響到高速采集電路應(yīng)用的一個重要的因素。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的技術(shù)解決問題是:克服現(xiàn)有技術(shù)的不足，提供了一種基于多片AD和FPGA的高速采集處理系統(tǒng)瞬態(tài)功耗降低電路及方法，有效降低了電路的瞬態(tài)功耗，提高了電源模塊的使用效率，從而降低了高速采集處理電路的整機(jī)功耗，是一種實(shí)用的高速采集處理電路的配電設(shè)計(jì)方法。
[0005]本發(fā)明的技術(shù)解決方案是:
[0006]一種高速采集處理系統(tǒng)瞬態(tài)功耗降低電路，包括多個高速AD轉(zhuǎn)換模塊、FPGA模塊、DC/DC模塊、兩個點(diǎn)負(fù)載模塊和多個線性穩(wěn)壓模塊；
[0007]DC/DC模塊對輸入的電壓進(jìn)行電壓轉(zhuǎn)換，輸出點(diǎn)負(fù)載模塊工作電壓至兩個點(diǎn)負(fù)載模塊，一個點(diǎn)負(fù)載模塊對輸入的所述點(diǎn)負(fù)載模塊工作電壓進(jìn)行電壓轉(zhuǎn)換，輸出FPGA內(nèi)核電壓給FPGA芯片；另一個點(diǎn)負(fù)載模塊對輸入的所述點(diǎn)負(fù)載模塊工作電壓進(jìn)行電壓轉(zhuǎn)換，輸出FPGA的I/O電壓至FPGA芯片，同時，所述FPGA的I/O電壓還被輸出到多個線性穩(wěn)壓模塊，多個線性穩(wěn)壓模塊對輸入電壓進(jìn)行線性穩(wěn)壓變換，產(chǎn)生AD工作電壓并輸出至多個高速AD轉(zhuǎn)換模塊;FPGA分時產(chǎn)生高速AD模數(shù)轉(zhuǎn)換模塊的上電控制信號，控制多個高速AD模數(shù)轉(zhuǎn)換模塊逐一上電；FPGA還分時產(chǎn)生高速AD模數(shù)轉(zhuǎn)換模塊的配置信號，控制多個高速AD模數(shù)轉(zhuǎn)換模塊逐一配置;高速AD轉(zhuǎn)換模塊對輸入的寬帶模擬信號進(jìn)行采樣，并進(jìn)行模數(shù)轉(zhuǎn)換及降速后，得到并行數(shù)字信號輸出至FPGA。
[0008]點(diǎn)負(fù)載模塊的開關(guān)頻率和補(bǔ)償參數(shù)通過點(diǎn)負(fù)載模塊的外圍電路進(jìn)行調(diào)節(jié)，進(jìn)而降低輸入到點(diǎn)負(fù)載模塊的負(fù)載電流，從而降低瞬態(tài)功耗。
[0009]—種高速采集處理系統(tǒng)瞬態(tài)功耗降低方法，其特征在步驟如下:
[0010](1)DC/DC模塊對輸入的+28V電壓進(jìn)行電壓轉(zhuǎn)換，輸出+5V至兩個點(diǎn)負(fù)載模塊；
[0011](2)—個點(diǎn)負(fù)載模塊對輸入的+5V電壓進(jìn)行電壓轉(zhuǎn)換，輸出+ 1.2V電壓到FPGA作為FPGA的內(nèi)核電壓；
[0012](3)另一個點(diǎn)負(fù)載模塊對輸入的+5V電壓進(jìn)行電壓轉(zhuǎn)換，輸出+2.5V電壓到FPGA作為FPGA的I/O電壓，同時輸出+2.5V電壓到多片線性穩(wěn)壓模塊；
[0013](4)多片線性穩(wěn)壓模塊對輸入的+2.5V電壓進(jìn)行線性穩(wěn)壓變換，產(chǎn)生AD1.9V電壓，輸出至多片高速AD模數(shù)轉(zhuǎn)換模塊；
[0014](5)FPGA通過內(nèi)部邏輯電路分時產(chǎn)生高速AD轉(zhuǎn)換模塊的上電控制信號，使多個高速AD模數(shù)轉(zhuǎn)換模塊逐一上電，避免同時上電所導(dǎo)致的瞬態(tài)大電流；
[0015](6)FPGA通過內(nèi)部邏輯電路分時產(chǎn)生高速AD轉(zhuǎn)換模塊的配置信號，使多個高速AD模數(shù)轉(zhuǎn)換模塊逐一配置，避免同時開始工作導(dǎo)致的瞬態(tài)大電流；
[0016](7)高速AD轉(zhuǎn)換模塊對輸入的寬帶模擬信號采樣，并進(jìn)行模數(shù)轉(zhuǎn)換及降速后，得到并行數(shù)字信號輸出至FPGA;
[0017](8)FPGA接受多個高速AD轉(zhuǎn)換模塊輸出的并行信號后進(jìn)行后續(xù)處理；
[0018](9)通過調(diào)整點(diǎn)負(fù)載模塊的外圍電路實(shí)現(xiàn)調(diào)整點(diǎn)負(fù)載模塊的開關(guān)頻率和補(bǔ)償參數(shù)，進(jìn)而降低輸入到點(diǎn)負(fù)載模塊的負(fù)載電流，從而降低瞬態(tài)功耗。
[0019]本發(fā)明與現(xiàn)有技術(shù)相比的有益效果是:
[0020](1)采用FPGA邏輯有效地控制FPGA加載后外部器件的工作狀態(tài)以減小FPGA加載后的瞬態(tài)浪涌，無需增加額外的限流器件，可以節(jié)省功耗，降低設(shè)計(jì)復(fù)雜度并提高可靠性。
[0021](2)采用設(shè)置點(diǎn)負(fù)載模塊的參數(shù)得方法以提升點(diǎn)負(fù)載模塊在FPGA加載后及加源后負(fù)載瞬態(tài)變化的適應(yīng)能力，無需采用額定輸出電流更大的電源模塊以適應(yīng)瞬態(tài)功耗的要求。從而提高電源模塊的使用效率。
【附圖說明】
[0022]圖1為本發(fā)明瞬態(tài)功耗降低電路原理圖；
[0023]圖2為本發(fā)明高速采集處理系統(tǒng)瞬態(tài)功耗降低方法流程圖；
[0024]圖3為本發(fā)明FPGA產(chǎn)生的多片高速AD模數(shù)變換模塊上電控制信號時序圖；
[0025]圖4為本發(fā)明點(diǎn)負(fù)載模塊及外圍電路原理圖。
【具體實(shí)施方式】
[0026]下面結(jié)合附圖對本發(fā)明的【具體實(shí)施方式】進(jìn)行進(jìn)一步的詳細(xì)描述。
[0027]如圖1所示，本發(fā)明提供了一種高速采集處理系統(tǒng)瞬態(tài)功耗降低電路，包括多個高速AD轉(zhuǎn)換模塊、FPGA模塊、DC/DC模塊、兩個點(diǎn)負(fù)載模塊和多個線性穩(wěn)壓模塊；
[0028]DC/DC模塊對輸入的+28V電壓進(jìn)行電壓轉(zhuǎn)換，輸出+5V至兩個點(diǎn)負(fù)載模塊，一個點(diǎn)負(fù)載模塊對輸入的+5V電壓進(jìn)行電壓轉(zhuǎn)換，輸出+ 1.2V電壓到FPGA作為FPGA的內(nèi)核電壓；另一個點(diǎn)負(fù)載模塊對輸入的+5V電壓進(jìn)行電壓轉(zhuǎn)換，輸出+2.5V電壓到FPGA作為FPGA的I/O電壓，同時輸出到多個線性穩(wěn)壓模塊，采用這種電路的好處是基于開關(guān)電源的DC/DC模塊和基于開關(guān)電源的點(diǎn)負(fù)載模塊可以完成電壓的高效轉(zhuǎn)換，因?yàn)?1.2V電流接近3.5A，+2.5V電流接近5A。
[0029]多個線性穩(wěn)壓模塊對輸入的+2.5V電壓進(jìn)行線性穩(wěn)壓變換，產(chǎn)生1.9V電壓并輸出至多個高速AD轉(zhuǎn)換模塊;采用線性穩(wěn)壓模塊的好處是保證多片AD1.9V電壓的穩(wěn)定性，同時由于線性穩(wěn)壓模塊輸入輸出的低壓差(0.6V)使線性穩(wěn)壓模塊熱耗較低。
[0030]FPGA通過內(nèi)部邏輯電路分時產(chǎn)生高速AD模數(shù)轉(zhuǎn)換模塊的上電控制信號，控制多個高速AD模數(shù)轉(zhuǎn)換模塊逐一上電，有效避免了多片AD同時上電導(dǎo)致的瞬態(tài)大電流;FPGA還通過內(nèi)部邏輯電路分時產(chǎn)生高速AD模數(shù)轉(zhuǎn)換模塊的配置信號，控制多個高速AD模數(shù)轉(zhuǎn)換模塊逐一配置，避免多片AD同時開始工作導(dǎo)致的瞬態(tài)大電流。
[0031]高速AD轉(zhuǎn)換模塊對輸入的寬帶模擬信號進(jìn)行采樣，并進(jìn)行模數(shù)轉(zhuǎn)換及降速后，得到并行數(shù)字信號輸出至FPGA。采取這種電路的好處是FPGA具有較多的高速的I/O接口，內(nèi)部具有較多的高速并行處理資源。通過FPGA高速并行接收和處理可以提高采集電路的采樣速率和實(shí)時處理能力。
[0032]點(diǎn)負(fù)載模塊的開關(guān)頻率和補(bǔ)償參數(shù)通過點(diǎn)負(fù)載模塊的外圍電路進(jìn)行調(diào)節(jié)，進(jìn)而降低輸入到點(diǎn)負(fù)載模塊的負(fù)載電流，從而降低瞬態(tài)功耗。
[0033]在本發(fā)明電路工作過程中發(fā)現(xiàn)，當(dāng)寬帶模擬信號接通的瞬間，作為FPGA的內(nèi)核電壓的+ 1.2V發(fā)生電流突變，這是因?yàn)槎嗥珹D同時輸出的高速并行信號使FPGA內(nèi)部邏輯同時翻轉(zhuǎn)。產(chǎn)生+1.2V的點(diǎn)負(fù)載模塊是基于脈寬調(diào)制的開關(guān)電源。
[0034]通過調(diào)整點(diǎn)負(fù)載模塊的開關(guān)頻率和補(bǔ)償參數(shù)可以提高點(diǎn)負(fù)載模塊在負(fù)載電流瞬態(tài)增加時的效率，降低對輸入瞬態(tài)電流的要求，也就降低了瞬態(tài)功耗，從而降低了 DC/DC額定輸出電流的要求，提高了 DC/DC的輸出效率。
[0035]本發(fā)明使高速采集電路在FPGA加載及寬帶信號輸入的情況下瞬態(tài)功耗得到一定的抑制，DC/DC模塊在瞬態(tài)功耗接近額定輸出時仍能穩(wěn)定工作，從而保證DC/DC模塊較高的輸出效率，從而降低了整機(jī)的熱耗。
[0036]如圖4所示，本發(fā)明給出了一種點(diǎn)負(fù)載模塊及其外圍電路的示例，點(diǎn)負(fù)載模塊采用1'1公司的了?350601-3?型號的芯片，其外圍電路包括電阻1?1、1?2、1?3、1^1'、電容(:1工2、033、Cin、Css、Cboot、Co、Lo0
[0037]芯片上的管腳:功率輸入管腳(PVIN)，電壓輸入管腳(VIN)，緩啟動及跟蹤管腳(SS/TR)，開關(guān)頻率控制管腳(RT)，補(bǔ)償管腳(C