專利名稱：一種抗單粒子瞬態(tài)電路的制作方法
技術領域：
本發(fā)明涉及一種電路，尤其涉及一種能抗單粒子瞬態(tài)的電路。
背景技術：
高能質子或高能中子撞擊原子核產生的輻射以及宇宙射線中的重核粒子都能引 起電路狀態(tài)的改變，如組合邏輯中的瞬態(tài)、存儲類單元的位翻轉等，這種效應是單個粒子作 用的結果，通常稱為單粒子效應。單粒子效應可分為單粒子翻轉(SEU)、可恢復的單粒子閂 鎖(SEL)、單粒子瞬態(tài)(SET)等單粒子軟錯誤，同時，還包括有單粒子燒毀(SEB)、單粒子柵 擊穿(SEGR)、不可恢復的單粒子閂鎖(SEL)等硬錯誤。圖1所示為傳統(tǒng)的互補CMOS邏輯門結構，它由P網絡12、N網絡13、電源11和地 10構成，P網絡12和N網絡13分別由PMOS邏輯和匪OS邏輯組成，且在邏輯上互為對偶。 傳統(tǒng)結構的P網絡12和N網絡13具有共同的m個輸入Il Im，和一個共同的輸出Y。當 單粒子瞬態(tài)發(fā)生時，可能導致輸出υ產生一個“高-低-高”或一個“低-高-低”瞬態(tài)脈 沖，根據(jù)脈沖的特性和下一級電路的結構，該脈沖可能被掩蔽、衰減或被傳播下去。隨著集 成電路特征尺寸的不斷縮小，且集成電路的電源電壓隨著特征尺寸穩(wěn)步降低，瞬態(tài)脈沖在 傳輸過程中很難被衰減；由于電路的工作速度提高，時鐘頻率增加，SET傳播造成軟錯誤的 幾率隨著電路工作頻率的增加而上升。組合邏輯電路的SET越來越嚴重，因此需要采取一 定的方法來減輕SET的影響。傳統(tǒng)的消除抑制SET脈沖的有效方法有三模冗余和時間冗余方法。如圖2所示， 利用三模冗余方法，電路被一式三份，并通過多數(shù)表決電路決定最終的輸出。三模冗余加 多數(shù)表決可以基本消除單粒子瞬態(tài)的作用，但是會在面積和功耗上帶來極高的開銷(> 200% )0時間冗余通常在存儲單元端實現(xiàn)，瞬態(tài)脈沖發(fā)生之前和之后的信號電平可以作為 信號正常狀態(tài)的兩個來源，因此，通過恰當?shù)难舆t和采樣，就可以利用多數(shù)表決判斷出最終 正確的輸出。時間冗余比三模冗余在面積和功耗上的開銷要低，但是仍然要有三路或更多 的鎖存單元冗余，且?guī)眍~外的速度開銷。傳統(tǒng)SET加固方法在面積、功耗或性能上存在較 大的損失，本發(fā)明的電路結構能夠以較小的電路開銷實現(xiàn)抑制SET的目的。

發(fā)明內容
本發(fā)明的技術解決問題是克服現(xiàn)有技術的不足，提供一種抗單粒子瞬態(tài)電路，以 較小的電路開銷，抑制單粒子瞬態(tài)脈沖產生和傳播。本發(fā)明的技術解決方案是一種抗單粒子瞬態(tài)電路，在由PMOS管邏輯構成的P網絡和由NMOS管邏輯構成的 N網絡之間串聯(lián)一個PMOS管和一個匪OS管；P網絡和N網絡在邏輯上互為對偶，P網絡連 接電源VDD及PMOS管的源極端，PMOS管的漏極端連接NMOS管的漏極端，NMOS管的源極端 通過N網絡接地，與P網絡相連的PMOS管的柵極端接恒定電壓VBP，恒定電壓VBP使PMOS 管導通且導通時的驅動能力不大于P網絡導通時的驅動能力；與N網絡相連的NMOS管的柵極接恒定電壓VBN，恒定電壓VBN使NMOS管導通且導通時的驅動能力不大于N網絡導通時 的驅動能力，P網絡和N網絡均有m個輸入端，m為1到8之間的自然數(shù)，P網絡與PMOS管 的相連結點A處輸出信號YP，N網絡與NMOS管的相連結點B處輸出信號YN，A和B為兩個 互為冗余的輸出結點。所述與P網絡相連的PMOS管的柵極端接地。所述與N網絡相連的NMOS管的柵極端連接電源VDD。一種抗單粒子瞬態(tài)電路，將權利要求1所述的一種抗單粒子瞬態(tài)電路進行級聯(lián) 時，前級電路的輸出YP連接到后級電路的P網絡的任一輸入端，前級電路的輸出YN連接到 后級電路的N網絡的任一輸入端。本發(fā)明與現(xiàn)有技術相比的優(yōu)點在于(1)本發(fā)明的電路，通過在互補CMOS邏輯門的P網絡和N網絡之間插入串聯(lián)的 PMOS管和NMOS管，形成新結構的CMOS邏輯門，并使新結構的邏輯門具有兩個互為冗余的輸 出結點A和B。串聯(lián)的PMOS管和NMOS管的柵極分別接在電壓VBP和VBN，這樣的偏置電壓 保證PMOS管和NMOS管導通且驅動能力分別不大于P網絡和N網絡的驅動能力。這樣的結 構保證在單粒子瞬態(tài)發(fā)生在A和B其中一個結點時，另外一個輸出結點不受影響，從而單粒 子瞬態(tài)不會傳播到后一級電路中。本發(fā)明的電路，由于在結構上只增加了 2個晶體管，因此 和現(xiàn)有單粒子瞬態(tài)加固技術相比，具有實現(xiàn)方便、面積小、功耗低等優(yōu)點。本發(fā)明的電路有 利于提高集成電路集成度，減低電路功耗，適合用于數(shù)字組合邏輯電路、時序電路和存儲電 路中。(2)本發(fā)明的電路，串聯(lián)的PMOS管和NMOS管的柵極分別接地和電源VDD，由于在 電路中電源VDD和地不需要額外的偏置電路產生，因此這種連接方式進一步簡化了設計， 并進一步降低電路的面積。(3)本發(fā)明的電路進行級聯(lián)時，前級的P輸出連接到后級的P輸入，前級的N輸出 連接到后級的N輸入，這種連接方式保證發(fā)生在前級任一輸出節(jié)點的單粒子瞬態(tài)不會影響 到后級電路的輸出，從而抑制單粒子瞬態(tài)的傳播。采用這種級聯(lián)方式而構成的電路能夠消 除單粒子瞬態(tài)，確保整個電路具有極高的抗單粒子瞬態(tài)能力。


圖1為現(xiàn)有常規(guī)互補CMOS電路的示意圖；圖2為抗單粒子瞬態(tài)三模冗余示意圖；圖3為本發(fā)明抗單粒子瞬態(tài)單級電路示意圖；圖4為本發(fā)明特殊偏置的抗單粒子瞬態(tài)單級電路示意圖；圖5為本發(fā)明抗單粒子瞬態(tài)電路級聯(lián)示意圖；圖6為抗單粒子瞬態(tài)或非門電路示意圖；圖7為抗單粒子瞬態(tài)與非門和反相器級聯(lián)示意圖。
具體實施例方式如圖3所示，為本發(fā)明電路的單級結構。該電路由電源31 (VDD)、地30、P網絡32、 N網絡33以及在P網絡32和N網絡33之間的PMOS管；34和NMOS管35構成，P網絡32分別于電源31及PMOS管34的源極端相連，且P網絡32與PMOS管34的相連結點A處輸出 信號為YP，N網絡33分別與地30及NMOS管35的源極端相連，且N網絡33與NMOS管35 的相連結點B處輸出信號為YN，P網絡32由PMOS晶體管邏輯構成，即由若干個PMOS管通 過適當?shù)拇⒙?lián)構成，根據(jù)實現(xiàn)功能的不同可能有多種連接方式，N網絡33由NMOS晶體管 邏輯構成，即由若干個NMOS管通過適當?shù)拇⒙?lián)構成，且P網絡32和N網絡33在邏輯上 互為對偶，P網絡有m個輸入端IPl IRii，N網絡有m個輸入端1附 INm，根據(jù)電路的功 能，m的值在1到8之間，m為自然數(shù)，與P網絡32相連的PMOS管34的柵極端接恒定電壓 VBP, VBP使PMOS管34導通且導通時的驅動能力不大于P網絡32導通時的驅動能力，與N 網絡33相連的NMOS管35的柵極端接恒定電壓VBN，VBN使NMOS管35導通且導通時的驅 動能力不大于N網絡33導通時的驅動能力，取A和B為兩個互為冗余的輸出結點，即結點 A和B互相獨立且具有相同的電平，當其中一個結點發(fā)生瞬態(tài)錯誤時另一個結點保持正確 狀態(tài)。正是由于擁有了這兩個互為冗余的輸出結點，才使得電路具有抗單粒子瞬態(tài)的能力。 為實現(xiàn)上述的VBP使PMOS管34導通且導通時的驅動能力不大于P網絡32導通時的驅動 能力，VBN使NMOS管35導通且導通時的驅動能力不大于N網絡33導通時的驅動能力，可 以為VBP和VBN設置在適當?shù)闹担部梢哉{整PMOS管34和NMOS管35的尺寸。如圖4所示，為本發(fā)明特殊偏置的抗單粒子瞬態(tài)單級電路示意圖，所述的抗單粒 子瞬態(tài)電路，與P網絡42相連的PMOS管44的柵極可接地，與N網絡43相連的NMOS管45 的柵極可接電源VDD。這是一種方便且實用的連接方式。此時PMOS管34和NMOS管35始終 導通，為了實現(xiàn)PMOS管44導通時的驅動能力不大于P網絡42導通時的驅動能力以及NMOS 管45導通時的驅動能力不大于N網絡43導通時的驅動能力，需要對PMOS管44和NMOS管 45的尺寸進行適當調整。如圖5所示，當本發(fā)明的抗單粒子瞬態(tài)電路進行級聯(lián)時，前級電路51的輸出YPl 連接到后級電路52的P網絡53的輸入端，由于后級電路52的P網絡53存在多個輸入端， 根據(jù)所要實現(xiàn)的功能的不同，YPl可以連接到P網絡53的任一輸入端，前級電路51的輸出 YNl連接到后級電路52的N網絡M的輸入端，由于后級電路52的N網絡M存在多個輸入 端，根據(jù)所要實現(xiàn)的功能的不同，YNl可以連接到N網絡M的任一輸入端。即保證前級的P 輸出YPl接到后級的P網絡53的輸入，前級的N輸出YNl接到后級的N網絡M的輸入。以圖5所示的級聯(lián)結構為例，說明本發(fā)明的抗單粒子瞬態(tài)電路的工作原理。假設 單粒子脈沖發(fā)生在前級電路51的一個輸出結點A上。當A結點只與PMOS管的源端或漏端 相連時，A結點只能產生一個“低-高-低”瞬態(tài)脈沖，其中，低信號是正常信號，高信號是干 擾信號。由于A點的輸出YPl連接到后級電路52的P網絡的輸入，因此，作為干擾信號的 高脈沖只可能全部或部分關閉后級電路52的P網絡53，這種作用不會影響后級電路52的 輸出YP2和YN2。另外一方面，在A結點產生的“低-高-低”瞬態(tài)脈沖會通過前級電路51 中的PMOS管57和NMOS管58向前級電路的另外一個輸出結點B傳播。由于正常信號為低 信號，因此此時前級電路51的N網絡56是導通的，B結點受到NMOS管58和N網絡56的 同時驅動。因為NMOS管58在柵電壓VBN的偏置下保證其驅動能力不大于N網絡56導通 時的驅動能力，所以B結點將保持在正常的低電位，從而不影響后級電路52。因此，當單粒 子瞬態(tài)發(fā)生在前級電路51的A結點時，后級電路52的輸出YP2和YN2將不受影響。從而 抑制了單粒子瞬態(tài)的傳播。同理，當前級電路51的B結點產生“高-低-高”瞬態(tài)脈沖時，經過類似上述的分析，后級電路52的輸出將不受影響。圖6給出了一個采用本發(fā)明方法實現(xiàn)的單級或非門的結構圖。該電路的P網絡由 兩個串聯(lián)的PMOS管63和64構成，N網絡由兩個并聯(lián)的匪OS管65和66構成。P網絡和N 網絡在邏輯上互為對偶，這也符合互補CMOS電路的原理。P網絡中的PMOS管63的源端接 電源61，漏端接PMOS管64的源端，PMOS管64的漏端與PMOS管67的源端在結點A相連， NMOS管65和66共用源端和漏端，且共用的源端接地60，共用的漏端與NMOS管68的源端 在結點B相連，PMOS管67漏端和NMOS管68的漏端相連，PMOS管67的柵接地60，NMOS管 68的柵接電源61，取A和B作為該電路互為冗余的兩個輸出結點。為了實現(xiàn)抗單粒子瞬態(tài) 的功能，PMOS管67的驅動能力應不大于PMOS管63和64串聯(lián)且全部導通時的驅動能力， NMOS管68的驅動能力應不大于NMOS管65和66分別單獨導通時的驅動能力。圖7為采用本發(fā)明方法實現(xiàn)的兩級電路級聯(lián)結構。其中前級電路71為一抗單粒 子瞬態(tài)與非門結構，后級電路72為抗單粒子瞬態(tài)反相器結構。前級與非門71的P輸出YPl 連接到后級反相器72的P管73的柵極，前級與非門71的N輸出Ym連接到后級反相器72 的N管74的柵極。以上幾種方式只是采用本發(fā)明的技術的幾個實例，利用本技術還可以實現(xiàn)其它的 電路結構，例如，單級結構可以有更多的輸入，級聯(lián)結構的前后級電路可以是其它邏輯門， 還可以通過首尾相連的方式實現(xiàn)存儲類電路等。本發(fā)明抗單粒子瞬態(tài)電路已經在實際應用 中取得了非常良好的抑制單粒子瞬態(tài)的效果。本說明書中未作詳細描述的內容屬本領域專業(yè)技術人員的公知技術。
權利要求
1.一種抗單粒子瞬態(tài)電路，其特征在于在由PMOS管邏輯構成的P網絡和由NMOS管 邏輯構成的N網絡之間串聯(lián)一個PMOS管和一個NMOS管；P網絡和N網絡在邏輯上互為對 偶，P網絡連接電源VDD及PMOS管的源極端，PMOS管的漏極端連接NMOS管的漏極端，NMOS 管的源極端通過N網絡接地，與P網絡相連的PMOS管的柵極端接恒定電壓VBP，恒定電壓 VBP使PMOS管導通且導通時的驅動能力不大于P網絡導通時的驅動能力；與N網絡相連的 NMOS管的柵極接恒定電壓VBN，恒定電壓VBN使NMOS管導通且導通時的驅動能力不大于N 網絡導通時的驅動能力，P網絡和N網絡均有m個輸入端，m為1到8之間的自然數(shù)，P網絡 與PMOS管的相連結點A處輸出信號YP，N網絡與NMOS管的相連結點B處輸出信號YN，A和 B為兩個互為冗余的輸出結點。
2.根據(jù)權利要求1所述的一種抗單粒子瞬態(tài)電路，其特征在于所述與P網絡相連的 PMOS管的柵極端接地。
3.根據(jù)權利要求1所述的一種抗單粒子瞬態(tài)電路，其特征在于所述與N網絡相連的 NMOS管的柵極端連接電源VDD。
4.一種抗單粒子瞬態(tài)電路，其特征在于將權利要求1所述的一種抗單粒子瞬態(tài)電路 進行級聯(lián)時，前級電路的輸出YP連接到后級電路的P網絡的任一輸入端，前級電路的輸出 YN連接到后級電路的N網絡的任一輸入端。
全文摘要
本發(fā)明提出了一種抗單粒子瞬態(tài)電路，實現(xiàn)方式為將互補CMOS邏輯門的P網絡和N網絡的輸入分開，形成互為冗余的P輸入和N輸入，在P網絡和N網絡之間插入一對串聯(lián)的PMOS管和NMOS管，這對插入的PMOS和NMOS的柵極端分別加恒定的偏置電壓，形成互為冗余的兩個輸出結點P輸出和N輸出。本發(fā)明電路具有抗單粒子瞬態(tài)能力強且結構簡單、功耗低等優(yōu)點，適用于數(shù)字邏輯電路、時序電路和存儲電路中。
文檔編號H03K19/0185GK102082568SQ201010548208
公開日2011年6月1日 申請日期2010年11月17日 優(yōu)先權日2010年11月17日
發(fā)明者岳素格, 王亮, 趙元富 申請人:中國航天科技集團公司第九研究院第七七二研究所, 北京時代民芯科技有限公司