專利名稱：脈沖處理電路及倍頻電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及輸出非重迭脈沖的邏輯和的脈沖處理電路及倍頻電路。
現(xiàn)有技術(shù)在現(xiàn)有的倍頻電路中通常利用多相時鐘的偏移，生成非重迭脈沖，通過取得這個非重迭脈沖的邏輯和，得到N倍的時鐘頻率。
在此，為取得非重迭脈沖的邏輯和，在現(xiàn)有的倍頻電路中使用著多輸入OR電路。
圖10是表示現(xiàn)有的多輸入OR電路的第1結(jié)構(gòu)示例的圖。其中，在圖10的示例中，為簡單起見而表示了3個輸入OR電路。
在圖10中，這個多輸入OR電路由3個塊構(gòu)成，在各塊中分別設(shè)置著串聯(lián)連接著的3個PMOS晶體管及1個NMOS晶體管。
即，在電源端子VD和接地端子G之間，串聯(lián)連接著PMOS晶體管P11、P12、P13及NMOS晶體管N11，串聯(lián)連接著PMOS晶體管P21、P22、P23及NMOS晶體管N12，且串聯(lián)連接著PMOS晶體管P31、P32、P33及NMOS晶體管N13。
然后，PMOS晶體管P13、P23、P33和NMOS晶體管N11、N12、N13的各連接點OUTB，通過逆變器IV11，與輸出端OUT連接著。
在此，第1級的PMOS晶體管P11、第3級的PMOS晶體管P23及第2級的PMOS晶體管P32的各柵極被連接到輸入端子S1，第2級的PMOS晶體管P12、第1級的PMOS晶體管P21及第3級的PMOS晶體管P33的各柵極被連接到輸入端子S2，第3級的PMOS晶體管P13、第2級的PMOS晶體管P22及第1級的PMOS晶體管P31的各柵極被連接到輸入端子S3。
然后，如果輸入端子S1～S3的任一為高電平，就打開NMOS晶體管N11、N12、N13的任一，同時在每個塊中關(guān)閉PMOS晶體管P11～P33的任一，輸出成為高電平。
而且，只限于輸入端S1～S3全部為低電平時，關(guān)閉全部NMOS晶體管N11、N12、N13，同時打開各塊的全部PMOS晶體管P11～P33，輸出成為低電平。
在此，根據(jù)從電源端子VD看這些PMOS晶體管P11～P33與哪一級連接著，由于PMOS晶體管P11～P33的閾值不同，所以PMOS晶體管P11～P33的延遲量會變化。這個延遲量的變化，導(dǎo)致被稱為顫抖的時鐘周期的紊亂，會惡化時鐘的質(zhì)量。
因此，在圖10的多輸入OR電路中，對各輸入端子S1～S3，三個三個地分配PMOS晶體管P11～P33，通過將全部的輸入端子S1～S3設(shè)成對稱結(jié)構(gòu)，使在各輸入端子S1～S3中的延遲量一致，來抑制顫抖。
圖11是現(xiàn)有的多輸入OR電路的第2結(jié)構(gòu)示例的圖。其中，在圖11的示例中，為簡單起見而表示了3個輸入OR電路。
在圖11中，在電源端子VD和接地端子G之間串聯(lián)連接著PMOS晶體管P41和并聯(lián)連接著的3個NMOS晶體管N41、N42、N43。
然后，PMOS晶體管P41和NMOS晶體管N41、N42、N43的連接點OUTB，通過逆變器IV12，與輸出端子OUT連接著。
在此，NMOS晶體管N41的柵極被連接到輸入端子S1，NMOS晶體管N42的柵極被連接到輸入端子S2，NMOS晶體管N43的柵極被連接到輸入端子S3。
而且，PMOS晶體管P41的柵極接地，PMOS晶體管P41構(gòu)成了作為常接通的負荷而進行功能的有線OR電路。
然后，如果輸入端子S1～S3的任一為高電平，就打開NMOS晶體管N41、N42、N43的任一，輸出成為高電平。
而且，只限于輸入端子S1～S3的全部為低電平的情況，關(guān)閉全部NMOS晶體管N41、N42、N43，輸出成為低電平。

發(fā)明內(nèi)容
不過，在圖10的多輸入OR電路中，如果有N個輸入端子，就有必要在電源端子VD和接地端子G之間串聯(lián)連接N+1個晶體管。因此，存在這樣的問題，即如果增加輸入端子數(shù)，則隨之增加晶體管的串聯(lián)連接數(shù)，晶體管變得不導(dǎo)通，在低電壓IC處理過程中，界限為大約4個輸入的多輸入OR電路。
另一方面，也有這樣的方法，即將多輸入OR電路分割成2～3個輸入的少輸入OR電路，將這些少輸入OR電路進行多級連接，以此取得邏輯和，但在這種方法中，將全部的輸入端子設(shè)為對稱結(jié)構(gòu)是不可能的。
因此，在這種方法中存在顫抖的影響變大，時鐘質(zhì)量惡化的問題。
而且，在圖11的多輸入OR電路中存在這樣的問題，即如果任一NMOS晶體管N41、N42、N43通路，則在電源端子VD和接地端子G之間會流動饋通電流，由此電力消耗會增加，其增加如果工作頻率變大，就變得更加顯著。
因此，圖11的多輸入OR電路，不適合用于進行高頻工作的倍頻電路。
于是，本發(fā)明的第1目的是提供既使在增加了輸入數(shù)時，也可以低電壓工作，既抑制電力消耗的增大，又可取得非重迭脈沖的邏輯和的脈沖處理電路。
而且，本發(fā)明的第2目的是提供可以低電壓工作，既抑制電力消耗及顫抖的增大，又可升高時鐘頻率的倍頻電路。
為解決上述的問題，如果依據(jù)權(quán)利要求1記載的脈沖處理電路，其特征在于與多個輸入之中任一的上升邊同步，輸出變化成高電平或低電平，與上述多個輸入之中任一的下降邊同步，輸出變化成低電平或高電平。
據(jù)此，既使在多個輸入的任一輸入電平有了變化時，也可以與該電平變化對應(yīng)，使輸出電平變化，既使在增加了輸入數(shù)時，也可以即維持輸入的對稱結(jié)構(gòu)，又可取非重迭脈沖的邏輯和。
因此，不論對哪個輸入，都可以使輸出的延遲量一致，既抑制顫抖的增大，又使倍頻電路可在高頻工作。
而且，如果依據(jù)權(quán)利要求2記載的脈沖處理電路，其特征在于具備與輸入的上升邊同步，輸出變化成高電平或低電平，與上述輸入的下降邊同步，輸出變化成低電平或高電平的多個門電路，上述多個門電路的輸出共同連接著。
據(jù)此，僅將門電路并聯(lián)連接，就可以增加輸入端子，既抑制電源端子和接地端子之間的串聯(lián)連接數(shù)的增加，又可以取得多輸入的非重迭脈沖的邏輯和。
因此，對輸入數(shù)不設(shè)限制，可以應(yīng)用低電壓IC處理過程。
而且，如果依據(jù)權(quán)利要求3記載的脈沖處理電路，其特征在于上述門電路具備與輸出端子連接的電荷存儲部；與輸入上升邊或下降邊同步，將電荷供給上述電荷存儲部的開關(guān)元件；在從上述輸入的上升邊或下降邊經(jīng)過指定的延遲時間后，切斷上述開關(guān)元件的切斷單元。
據(jù)此，在與輸入電平變化對應(yīng)，使輸出電平變化后，可以將輸出端子設(shè)為浮置狀態(tài)，在共同連接了多個輸出端子時，也可以將全部的輸出電平隨動于任一輸出電平。
因此，既使在多個輸入的任一輸入電平變化了時，也可以與其電平變化對應(yīng)，使輸出電平變化，僅與輸入端子數(shù)對應(yīng)并聯(lián)連接門電路，就可取得多輸入的邏輯和。
而且，如果依據(jù)權(quán)利要求4記載的脈沖處理電路，其特征在于上述門電路具備在電源端子和輸出端子之間串聯(lián)連接的第1及第2P溝道場效應(yīng)晶體管；在上述輸出端子和接地端子之間串聯(lián)連接的第1及第2N溝道場效應(yīng)晶體管，上述第1P溝道場效應(yīng)晶體管及上述第1N溝道場效應(yīng)晶體管的各柵極連接于輸入端子，上述第2P溝道場效應(yīng)晶體管及上述第2N溝道場效應(yīng)晶體管的各柵極通過逆變器連接于上述輸入端子。
據(jù)此，僅在電源端子和接地端子之間串聯(lián)連接4個晶體管，就可以與輸入電平的變化對應(yīng)使輸出電平變化，并將其后的輸出端子設(shè)為浮置狀態(tài)。
此結(jié)果，既使在共同連接了多個門電路的輸出端子時，也可以使全部門電路的輸出隨動于任一門電路的輸出變動，既使在多個輸入的任一的輸入電平變化了時，也可以與其電平變化對應(yīng)使輸出電平變化。
因此，既使在增加了輸入數(shù)時，對應(yīng)其輸入數(shù)僅并聯(lián)連接門電路，就可取得多輸入的邏輯和，因沒有必要增加電源端子和接地端子之間的晶體管的串聯(lián)連接數(shù)，所以可容易地應(yīng)用低電壓IC處理過程。
而且，通過串聯(lián)連接4個晶體管，既使在輸入電平變化了時，也可以防止饋通電流在電源端子和接地端子之間流動，使謀求低耗電化成為可能。
而且，如果依據(jù)權(quán)利要求5記載的倍頻電路，其特征在于具備生成多相時鐘的PLL電路；基于上述多相時鐘生成非重迭脈沖的脈沖生成電路；輸出上述非重迭脈沖的邏輯和的脈沖處理電路，上述脈沖處理電路與多個輸入之中任一的上升邊同步，輸出變化成高電平或低電平，與上述多個輸入之中任一的下降邊同步，輸出變化成低電平或高電平。
據(jù)此，可以不管非重迭脈沖的輸入數(shù)，而維持輸入的對稱結(jié)構(gòu)，可抑制顫抖的增大，進而防止時鐘質(zhì)量的惡化，同時謀求低耗電化。
而且，如果依據(jù)權(quán)利要求6記載的倍頻電路，其特征在于具備生成多相時鐘的DLL電路；基于上述多相時鐘生成非重迭脈沖的脈沖生成電路；輸出上述非重迭脈沖的邏輯和的脈沖處理電路，上述脈沖處理電路與多個輸入之中任一的上升邊同步，輸出變化成高電平或低電平，與上述多個輸入之中任一的下降邊同步，輸出變化成低電平或高電平。
據(jù)此，可以不使用振蕩器，而生成N倍頻率的時鐘，防止在振蕩器中固有的低頻噪聲的產(chǎn)生，同時既使在得到非重迭脈沖的邏輯和時，可以不管非重迭脈沖輸入數(shù)，而維持輸入的對稱結(jié)構(gòu)，使抑制顫抖的增大，防止時鐘質(zhì)量的惡化成為可能，同時可謀求低耗電化。
而且，如果依據(jù)權(quán)利要求7記載的倍頻電路，其特征在于上述脈沖處理電路具備與輸入的上升邊同步，輸出變化成高電平或低電平，與上述輸入的下降邊同步，輸出變化成低電平或高電平的多個門電路，上述門電路具備在電源端子和輸出端子之間串聯(lián)連接的第1及第2P溝道場效應(yīng)晶體管；在上述輸出端子和接地端子之間串聯(lián)連接的第1及第2N溝道場效應(yīng)晶體管，上述第1P溝道場效應(yīng)晶體管及上述第1N溝道場效應(yīng)晶體管的各柵極連接于輸入端子，上述第2P溝道場效應(yīng)晶體管及上述第2N溝道場效應(yīng)晶體管的各柵極通過逆變器連接于上述輸入端子，上述輸出端子與其他的門電路共同連接著。
據(jù)此，既使在非重迭脈沖的輸入數(shù)增加了時，僅與其輸入數(shù)對應(yīng)并聯(lián)連接門電路，就可以取得非重迭脈沖的邏輯和，因沒有必要增加電源端子和接地端子之間的晶體管的串聯(lián)連接數(shù)，所以可容易地應(yīng)用低電壓IC處理過程。
而且，通過串聯(lián)連接4個晶體管，既使在非重迭脈沖的輸入電平變化了時，也可以防止饋通電流在電源端子和接地端子之間流動，使謀求低耗電化成為可能。
進而，與非重迭脈沖的輸入端子連接的門電路可以采取全部相同的結(jié)構(gòu)，將非重迭脈沖的全部輸入端子設(shè)為對稱結(jié)構(gòu)。
因此，既使在非重迭脈沖的輸入數(shù)增加了時，也可抑制顫抖，不會伴隨時鐘質(zhì)量的惡化，來生成N倍頻率的時鐘。


圖1是表示涉及本發(fā)明一實施方式的脈沖處理電路的結(jié)構(gòu)圖。
圖2是表示圖1的脈沖處理電路的1個塊的結(jié)構(gòu)圖。
圖3是表示圖2的1個塊的脈沖處理電路工作的定時圖。
圖4是表示應(yīng)用于涉及本發(fā)明實施方式1的倍頻電路的DLL電路的結(jié)構(gòu)示例框圖。
圖5是表示從圖4的倍頻電路輸出的多相時鐘的一個示例圖。
圖6是表示涉及本發(fā)明一實施方式的時鐘邏輯合成電路的結(jié)構(gòu)示例圖。
圖7是表示圖6的時鐘邏輯合成電路的工作的定時圖。
圖8是表示應(yīng)用于涉及本發(fā)明實施方式2的倍頻電路的PLL電路的結(jié)構(gòu)示例框圖。
圖9是表示圖8的電壓控制振蕩器的結(jié)構(gòu)示例圖。
圖10是表示現(xiàn)有的多輸入OR電路的第1結(jié)構(gòu)示例的圖。
圖11是表示現(xiàn)有的多輸入OR電路的第2結(jié)構(gòu)示例的圖。
符號說明P1、P1’、P2、P2’、Pn、Pn’PMOS晶體管N1、N1’、N2、N2’、Nn、Nn’NMOS晶體管IV1～IVn、Ivo 逆變器C1寄生電容PD、11相位比較器CP、12電荷泵電路C2電容器H1～H10 延遲電路FF1～FF5 RS觸發(fā)器PS脈沖處理電路
13 電壓控制振蕩器SH1～SH10 差動型延遲電路實施方式以下，參照圖說明有關(guān)涉及本發(fā)明的實施方式的脈沖處理電路。
圖1是表示涉及本發(fā)明一實施方式的脈沖處理電路的結(jié)構(gòu)圖。
在圖1中，這個脈沖處理電路由N個塊構(gòu)成，在各塊中分別設(shè)置著串聯(lián)連接了的2個PMOS晶體管及2個NMOS晶體管。
即，在電源端子VD和輸出端子OUTB之間，分別串聯(lián)連接著PMOS晶體管P1、P2、...、Pn和PMOS晶體管P1’、P2’、...、Pn’，在輸出端子OUTB和接地端子G之間分別串聯(lián)連接著NMOS晶體管N1、N2、...、Nn和NMOS晶體管N1’、N2’、...、Nn’。
然后，各塊的輸出端子OUTB通過逆變器IVo，與輸出端子OUT連接著。
而且，輸入端子S1～Sn與PMOS晶體管P1’、P2’、...、Pn’及NMOS晶體管N1、N2、...、Nn的柵極分別連接，同時分別通過逆變器IV1～IVn，與PMOS晶體管P1、P2、...、Pn及NMOS晶體管N1’、N2’、...、Nn’分別連接著。
圖2是表示圖1的脈沖處理電路的1個塊的結(jié)構(gòu)圖。
在圖2中，在電源端子VD和輸出端子OUTB之間，串聯(lián)連接著PMOS晶體管P1及PMOS晶體管P1’，在輸出端子OUTB和接地端子G之間串聯(lián)連接著NMOS晶體管N1及NMOS晶體管N1’。
然后，塊的輸出端子OUTB通過逆變器IVo，與輸出端子OUT連接著。其中，在這個輸出端子OUTB中存在著寄生電容C1。
而且，輸入端子S1與PMOS晶體管P1’及NMOS晶體管N1的柵極連接，同時通過逆變器IV1，與PMOS晶體管P1及NMOS晶體管N1’的柵極連接著。
在此，逆變器IV1使輸入信號反轉(zhuǎn)，同時用于確保最低限度必要的輸入信號的延遲時間，為確保必要的延遲時間，逆變器IV1有意識地降低驅(qū)動能力而被設(shè)計。
其中，在圖2示例中說明了有關(guān)，在輸入端子S1和PMOS晶體管P1及NMOS晶體管N1’的柵極之間只設(shè)置1級逆變器IV1的方法，為調(diào)整輸入信號的延遲量，也可以在輸入端子S1和PMOS晶體管P1及NMOS晶體管N1’的柵極之間多級連接奇數(shù)個逆變器IV1。
圖3是表示圖2的1個塊的脈沖處理電路的工作的定時圖。
在圖3的時刻T1，若輸入端子S1從低電平變化成高電平，則關(guān)閉PMOS晶體管P1’，同時打開NMOS晶體管N1。
另一方面，與PMOS晶體管P1及NMOS晶體管N1，的柵極連接著的端子S1B，為了傳送僅延時了延遲時間t的輸入端子S1的電平變化，在時刻T1，端子S1B保持高電平狀態(tài)。
結(jié)果，PMOS晶體管P1為關(guān)閉狀態(tài)，NMOS晶體管N1’為打開狀態(tài)。
因此，電源端子VD和輸出端子OUTB之間為非導(dǎo)通狀態(tài)，同時輸出端子OUTB和接地端子G之間為導(dǎo)通狀態(tài)，塊的輸出端子OUTB由高電平變化成低電平。
然后，用逆變器IVo反轉(zhuǎn)這個塊的輸出端子OUTB的電平，輸出端子OUT由低電平變化成高電平。
其次，在時刻T2，若從時刻T1僅經(jīng)過逆變器IV1的延遲時間t，則輸入端子S1的電平變化就傳送給端子S1B，端子S1B由高電平變化成低電平。
此結(jié)果，打開PMOS晶體管P1，同時關(guān)閉NMOS晶體管N1’，電源端子VD和輸出端子OUTB之間維持非導(dǎo)通狀態(tài)，輸出端子OUTB和接地端子G之間也成為非導(dǎo)通狀態(tài)。
因此，輸出端子OUTB成為浮置狀態(tài)，通過寄生電容C1的電荷保持作用，輸出端子OUTB維持低電平，輸出端子OUT維持高電平。
其次，在時刻T3，若輸入端子S1由高電平變化成低電平，則打開PMOS晶體管P1’，同時關(guān)閉NMOS晶體管N1。
另一方面，與PMOS晶體管P1及NMOS晶體管N1’的柵極連接著的端子S1B，為傳送僅延時了延遲時間t的輸入端子S1的電平變化，在時刻T3，端子S1B為低電平狀態(tài)。
此結(jié)果，使PMOS晶體管P1為打開狀態(tài)，NMOS晶體管N1’為關(guān)閉狀態(tài)。
因此，電源端子VD和輸出端子OUTB之間為導(dǎo)通狀態(tài)，同時輸出端子OUTB和接地端子G之間為非導(dǎo)通狀態(tài)，塊的輸出端子OUTB由低電平變化成高電平。
然后，用逆變器IVo反轉(zhuǎn)這個塊的輸出端子OUTB的電平，輸出端子OUT由高電平變化成低電平。
其次，在時刻T4，若從時刻T3僅經(jīng)過逆變器IV1的延遲時間t，則輸入端子S1的電平變化傳送給端子S1B，端子S1B由低電平變化成高電平。
此結(jié)果，關(guān)閉PMOS晶體管P1，同時打開NMOS晶體管N1’，輸出端子OUTB和接地端子G之間維持著非導(dǎo)非通狀態(tài)，電源端子VD和輸出端子OUTB之間也成為非導(dǎo)通狀態(tài)，。
因此，輸出端子OUTB成為浮置狀態(tài)，通過寄生電容C1的電荷保持作用，輸出端子OUTB維持高電平，輸出端子OUT維持低電平。
在此，在區(qū)間T2～T3及區(qū)間T4～T5中，輸出端子OUTB為浮置狀態(tài)，若來自于外部的電位變動被外加給輸出端子OUTB，則輸出端子OUTB的電平隨著來自于外部的電位變動而變化。
因此，如圖1所示，若任一塊的輸出端子OUTB的電平有變化，則全部的塊的輸出端子OUTB與其電平隨動，與多個輸入端子S1～Sn的任一電平變動同步，進行輸出電平變動。
在此，若輸入端子S1～Sn的任一電平變?yōu)楦唠娖?，則輸出端子OUT也成為高電平，使用圖1的脈沖處理電路取得非重迭脈沖的邏輯和，成為可能。
因此，既使在輸入端子S1～Sn的數(shù)量增加了時，也沒有必要使電源端子VD和接地端子G之間的晶體管的串聯(lián)連接數(shù)增加，可以容易地應(yīng)用低電壓IC處理過程。
而且，通過串聯(lián)連接4個晶體管，既使在輸入端子S1～Sn的電平變化了時，也可以防止饋通電流在電源端子VD和接地端子G之間流動，謀求低耗電化成為可能。
進而，僅將與各輸入端子S1～Sn對應(yīng)的塊以N個并聯(lián)連接，就可以作為N個輸入的脈沖處理電路而進行功能成為可能，可以維持各輸入端子S1～Sn的對稱結(jié)構(gòu)。
因此，既使在將圖1的脈沖處理電路應(yīng)用于倍頻電路時，也可以抑制顫抖的增加，同時不增大電源電壓，就可以使非重迭脈沖的輸入端子增加，容易地得到N倍頻率的時鐘成為可能。
其次，說明有關(guān)應(yīng)用圖1的脈沖處理電路的倍頻電路。
圖4是表示在涉及本發(fā)明實施方式1的倍頻電路中應(yīng)用的DLL電路的結(jié)構(gòu)示例框圖。
在圖4中，DLL電路中設(shè)置著相位比較器PD、電荷泵電路CP、電容器C2及延遲電路H1～H10。
在此，延遲電路H1～H10是串聯(lián)連接，從各延遲電路H1～H10可輸出多相時鐘Ck1～Ck10，同時對延遲電路H1～H10的初級輸入基準信號Sref，延遲電路H1～H10的最終級的信號Ck10被反饋給相位比較器PD。
然后，反饋給相位比較器PD的信號Ck10在相位比較器PD和基準信號Sref相比較，與信號Ck10和基準信號Sref的位移相對應(yīng)的，Up信號或Down信號被輸出給電荷泵電路CP。
在電荷泵電路CP中，若Up信號被輸出，則給電容器C2充入電荷，若Down信號被輸出，則使在電容器C2中蓄積著的電荷釋放。然后，將根據(jù)電容器C2中蓄積著的電荷所規(guī)定的電壓作為控制電壓Vc輸出給各延遲電路H1～H10。
各延遲電路H1～H10通過控制電壓Vc變化延遲量，從各延遲電路H1～H10輸出的多相時鐘Ck1～Ck10，被控制延遲量以使信號Ck10和基準信號Sref的相位一致。
此結(jié)果，如圖5所示，可以生成相位每次位移1/10周期的10相的多相時鐘Ck1～Ck10。
在這個圖4的DLL電路中生成了的多相時鐘Ck1～Ck10被輸出給圖6的時鐘邏輯合成電路。
圖6是表示涉及本發(fā)明一實施方式的時鐘邏輯合成電路的結(jié)構(gòu)示例圖。
在圖6中，時鐘邏輯合成電路設(shè)置了RS觸發(fā)器FF1～FF5及脈沖處理電路PS，脈沖處理電路PS可以使用圖1的結(jié)構(gòu)。
在此，時鐘Ck1、Ck2被輸入給RS觸發(fā)器FF1，時鐘Ck3、Ck4被輸入給RS觸發(fā)器FF2，時鐘Ck5、Ck6被輸入給RS觸發(fā)器FF3，時鐘Ck7、Ck8被輸入給RS觸發(fā)器FF4，時鐘Ck9、Ck10被輸入給RS觸發(fā)器FF5。
然后，在各RS觸發(fā)器FF1～FF5中檢測出各時鐘Ck1～Ck10的上升邊，輸出與各時鐘Ck1～Ck10的相位的位移對應(yīng)著的非重迭脈沖。
這個非重迭脈沖分別被輸出給脈沖處理電路PS的輸入端子S1～S5，在這個脈沖處理電路PS中取得這個非重迭脈沖的邏輯和。
此結(jié)果，如圖7所示，基準信號Sref的5倍頻率的時鐘信號被從脈沖處理電路PS的輸出端子OUT輸出。
在此，為了取得圖7的非重迭脈沖的邏輯和，通過使用圖1的結(jié)構(gòu)，可以不管非重迭脈沖的輸入數(shù)，維持輸入端子S1～S5的對稱結(jié)構(gòu)，抑制顫抖的增大，防止時鐘質(zhì)量的惡化，同時謀求低耗電化及低電壓化成為可能。
而且，通過使用用于生成多相時鐘Ck1～Ck10的DLL電路，可不使用振蕩器，就能生成N倍頻率的時鐘，使防止振蕩器中固有的低頻噪聲的產(chǎn)生成為可能。
圖8是表示應(yīng)用于涉及本發(fā)明實施方式2的倍頻電路的PLL電路的結(jié)構(gòu)示例框圖，圖9是表示圖8的電壓控制振蕩器的結(jié)構(gòu)示例圖。
在圖8、9中，PLL電路中設(shè)置著相位比較器11、電荷泵電路12及電壓控制振蕩器13，電壓控制振蕩器13中設(shè)置著差動型延遲電路SH1～SH10。
在此，差動型延遲電路SH1～SH5被串聯(lián)連接，同時差動型延遲電路SH1～SH5的最終級，通過與差動型延遲電路SH1～SH5的初級連接而構(gòu)成環(huán)形振蕩器。
而且，給各差動型延遲電路SH1～SH5輸入從電荷泵電路12輸出的控制電壓Vc，基于這個控制電壓Vc控制延遲量。
進而，差動型延遲電路SH1的倒相輸出端子與差動型延遲電路SH6的非倒相輸入端子相連接，差動型延遲電路SH1的非倒相輸出端子與差動型延遲電路SH6的倒相輸入端子相連接，差動型延遲電路SH2的倒相輸出端子與差動型延遲電路SH7的非倒相輸入端子相連接，差動型延遲電路SH2的非倒相輸出端子與差動型延遲電路SH7的倒相輸入端子相連接，差動型延遲電路SH3的倒相輸出端子與差動型延遲電路SH8的非倒相輸入端子相接著，差動型延遲電路SH3的非倒相輸出端子與差動型延遲電路SH8的倒相輸入端子相連接，差動型延遲電路SH4的倒相輸出端子與差動型延遲電路SH9的非倒相輸入端子相連接，差動型延遲電路SH4的非倒相輸出端子與差動型延遲電路SH9的倒相輸入端子相連接，差動型延遲電路SH5的倒相輸出端子與差動型延遲電路SH10的非倒相輸入端子相連接，差動型延遲電路SH5的非倒相輸出端子與差動型延遲電路SH10的倒相輸入端子相連接。
然后，從差動型延遲電路SH1～SH5的非倒相輸出端子輸出多相時鐘Ck1～Ck5，同時從差動型延遲電路SH6～SH10的倒相輸出端子輸出多相時鐘Ck6～Ck10。
在此，從電壓控制電路13輸出的多相時鐘Ck1～Ck10的任一的時鐘被輸入給相位比較器11。
而且，給相位比較器11輸入基準信號Sref，并將來自電壓控制電路13所輸入的信號和基準信號Sref相比較。然后，與來自電壓控制電路13所輸入的信號和基準信號Sref的相位的位移對應(yīng)，Up信號或Down信號被輸出給電荷泵電路12。
電荷泵電路12，若Up信號被輸出，則使控制電壓Vc上升，若Down信號被輸出，則使控制電壓Vc下降，并將其控制電壓Vc輸出給電壓控制振蕩器13。
在電壓控制振蕩器13中，通過控制電壓Vc，變化差動型延遲電路SH1～SH5的延遲量，從差動型延遲電路SH6～SH10輸出的多相時鐘Ck1～Ck10，被控制延遲量以使從電壓控制振蕩器13輸出的信號和基準信號Sref的相位一致。
此結(jié)果，如圖5所示，可以生成相位每次位移1/10周期的10相的多相時鐘Ck1～Ck10。
在這個圖8的PLL電路中生成的多相時鐘Ck1～Ck10被輸出給圖6的時鐘邏輯合成電路。
這樣，既使使用了用于生成多相時鐘Ck1～Ck10的PLL電路時，也可以謀求低耗電化和低噪音化，又可以得到N倍頻率的時鐘信號。
發(fā)明效果如以上說明，如果按照本發(fā)明，可以在增加了輸入數(shù)時，僅并聯(lián)連接與其輸入數(shù)對應(yīng)的門電路，就可取得多輸入的非重迭脈沖的邏輯和，因為沒有必要使電源端子和接地端子之間的晶體管的串聯(lián)連接數(shù)增加，所以可以容易地應(yīng)用低電壓IC處理過程。
而且，可以防止饋通電流在電源端子和接地端子之間流動，謀求低耗電化。
進而，與各輸入端子連接的門電路可以采取全部相同的結(jié)構(gòu)，因為即可維持全部輸入端子的對稱結(jié)構(gòu)，又可取得多輸入的非重迭脈沖的邏輯和，所以既使應(yīng)用于倍頻電路時，也可以抑制顫抖，防止時鐘質(zhì)量的惡化。
權(quán)利要求
1.一種脈沖處理電路，其特征在于與多個輸入之中任一的上升邊同步，輸出變化成高電平或低電平，與上述多個輸入之中任一的下降邊同步，輸出變化成低電平或高電平。
2.權(quán)利要求1記載的脈沖處理電路，其特征在于具備與輸入的上升邊同步，輸出變化成高電平或低電平，與上述輸入的下降邊同步，輸出變化成低電平或高電平的多個門電路，上述多個門電路的輸出共同連接著。
3.權(quán)利要求2記載的脈沖處理電路，其特征在于上述門電路具備與輸出端子連接的電荷存儲部；與輸入上升邊或下降邊同步，將電荷供給上述電荷存儲部的開關(guān)元件；在從上述輸入的上升邊或下降邊經(jīng)過指定的延遲時間后，切斷上述開關(guān)元件的切斷單元。
4.權(quán)利要求2或3記載的脈沖處理電路，其特征在于上述門電路具備在電源端子和輸出端子之間串聯(lián)連接的第1及第2P溝道場效應(yīng)晶體管；在上述輸出端子和接地端子之間串聯(lián)連接的第1及第2N溝道場效應(yīng)晶體管，上述第1P溝道場效應(yīng)晶體管及上述第1N溝道場效應(yīng)晶體管的各柵極連接于輸入端子，上述第2P溝道場效應(yīng)晶體管及上述第2N溝道場效應(yīng)晶體管的各柵極通過逆變器連接于上述輸入端子。
5.一種倍頻電路，其特征在于具備生成多相時鐘的PLL電路；基于上述多相時鐘生成非重迭脈沖的脈沖生成電路；輸出上述非重迭脈沖的邏輯和的脈沖處理電路，上述脈沖處理電路與多個輸入之中任一的上升邊同步，輸出變化成高電平或低電平，與上述多個輸入之中任一的下降邊同步，輸出變化成低電平或高電平。
6.一種倍頻電路，其特征在于具備生成多相時鐘的DLL電路；基于上述多相時鐘生成非重迭脈沖的脈沖生成電路；輸出上述非重迭脈沖的邏輯和的脈沖處理電路，上述脈沖處理電路與多個輸入之中任一的上升邊同步，輸出變化成高電平或低電平，與上述多個輸入之中任一的下降邊同步，輸出變化成低電平或高電平。
7.權(quán)利要求5或6記載的脈沖處理電路，其特征在于上述脈沖處理電路具備與輸入的上升邊同步，輸出變化成高電平或低電平，與上述輸入的下降邊同步，輸出變化成低電平或高電平的多個門電路，上述門電路具備在電源端子和輸出端子之間串聯(lián)連接的第1及第2P溝道場效應(yīng)晶體管；在上述輸出端子和接地端子之間串聯(lián)連接的第1及第2N溝道場效應(yīng)晶體管，上述第1P溝道場效應(yīng)晶體管及上述第1N溝道場效應(yīng)晶體管的各柵極連接于輸入端子，上述第2P溝道場效應(yīng)晶體管及上述第2N溝道場效應(yīng)晶體管的各柵極通過逆變器連接于上述輸入端子，上述輸出端子與其他的門電路共同連接著。
全文摘要
在電源端子VD和輸出端子OUTB之間分別串聯(lián)連接PMOS晶體管P1～Pn和PMOS晶體管P1’～Pn’，在輸出端子OUTB與接地端子G之間分別串聯(lián)連接NMOS晶體管N1～Nn和NMOS晶體管N1’～Nn’，輸入端子S1～Sn分別連接于PMOS晶體管P1’～Pn’及NMOS晶體管N1～Nn的柵極，同時分別通過逆變器IV1～IVn，分別與PMOS晶體管P1～Pn及NMOS晶體管N1’～Nn’的柵極連接。由此，既使在增加了輸入數(shù)時，也可以低電壓工作，抑制耗電的增大。
文檔編號G06F1/06GK1412636SQ0214758
公開日2003年4月23日 申請日期2002年10月17日 優(yōu)先權(quán)日2001年10月18日
發(fā)明者神崎實 申請人:精工愛普生株式會社