專利名稱：多相位定時方法和裝置的制作方法
技術領域：
本發(fā)明一般涉及降低瞬時發(fā)生的開關電流。
背景技術：
傳統(tǒng)微處理器設計典型地利同步定時技術，它使用以等時方式全局分配的單一時鐘相位，從而最小化整個電子封裝內(nèi)的時鐘信號偏差(skew)。由于該全局時鐘的所有負載在大致相同的時間開關，因此施加于封裝和功率分配設計的同時開關電流要求典型地將對性能、可靠性、技術、布線性、成品率和成本等因素或項目具有重大影響。將與大開關電流一起發(fā)生的感應作用可能產(chǎn)生過壓或欠壓瞬變，這將導致各種電子元件的過早損壞。這種開關電流還可能產(chǎn)生嚴重的信號輻射，從而需要在電子封裝中加入發(fā)射屏蔽。
結(jié)合微處理器應用的本發(fā)明操作的另外信息可以在與本申請同時提交、標題為“Microprocessor Chip Simultaneous Switching Current Reduction Methodand Apparatus(微處理器芯片同時開關電流降低方法和裝置)”的同時待審申請(案號AUS920020472US1)中找到，在此將其引作參考。此參考申請的發(fā)明人與本申請相同，并且它轉(zhuǎn)讓給相同受讓人。
因此，期望降低在任何給定時間發(fā)生的開關電流幅度，從而降低與快速電流電平變化(di/dt)一起產(chǎn)生的感應作用(L)和信號輻射。

發(fā)明內(nèi)容
前述開關缺點中的一個或多個在一種電子封裝中得到減輕，這是通過將封裝電路分成多個分區(qū)或組，其中每個分區(qū)或組均包含在工作時可以以與其他分區(qū)或組中的電路不同的時間開關的電路。多相位時鐘產(chǎn)生器用來分別向所述多個分區(qū)或組提供不同相位時鐘信號，從而電子封裝的各分區(qū)或組在工作時以不同的時間發(fā)生開關。


為更全面理解本發(fā)明及其優(yōu)點，在下面詳細描述中將參照附圖，其中圖1是實施本發(fā)明的示例性電路的方框圖；圖2包括用于說明圖1的操作的一組波形；以及圖3是示出一種獲得所需不同相位時鐘信號以用于圖1的方法的方框圖。
具體實施例方式
在圖1中，主處理單元(MPU)10和直接存儲器訪問單元(DMA)12接收來自鎖相回路(PLL)源14的時鐘信號輸入，其中，鎖相回路(PLL)源14如圖所示提供4GHz的時鐘信號。在本發(fā)明的一個優(yōu)選實施例中，PLL部件14使用1GHz的基本基準信號來產(chǎn)生輸出時鐘信號。另外，圖1還示出輔處理單元(APU)16、18、20和22，它們分別標為APU1、APU2、APU3和APU4。這些APU均具有相關I/O(輸入/輸出)部件，用于從DMA 12接收信號和將信號發(fā)送到DMA 12。
第一I/O部件24與APU 16相關聯(lián)。第二I/O部件26與APU 18相關聯(lián)。第三I/O部件28與APU 20相關聯(lián)。第四和最后I/O部件30與APU 22相關聯(lián)。圖中示出各I/O部件通過虛線32所示的環(huán)形網(wǎng)絡連接到DMA 12。通過這種方式，各APU可以在連續(xù)操作中適當?shù)亟邮諗?shù)據(jù)，對數(shù)據(jù)進行操作(或者忽略數(shù)據(jù))，并且將它傳到下一APU，其中，各APU使用略微不同定時的開關操作。
PLL 34在一些電子封裝實例中可以是PLL 14，它使用與PLL 14所用相同的基本1GHz基準信號以在導線35上產(chǎn)生4GHz信號Φ0。該4GHz信號提供給定時延遲電路36、38、40和42。延遲電路36以使信號Φ1施加于APU116來讓其使用的方式延遲信號Φ0。圖中示出內(nèi)在于部件16的“H”型信號路徑作為粗式或?qū)捠诫娐仿窂絹韼椭档蜁r鐘信號在APU116內(nèi)分配到利用該時鐘的各電路時的任何時鐘信號偏差。延遲電路38產(chǎn)生時鐘信號Φ2以施加于APU 18。雖然在部件18內(nèi)未示出細節(jié)，但是最好具有某種方法來最小化時鐘信號Φ2在APU 18內(nèi)分配時的時鐘偏差。類似地，APU 20和22將典型地提供時鐘偏差降低機制。延遲電路40產(chǎn)生時鐘信號Φ3以施加于APU 20，而延遲電路42產(chǎn)生時鐘信號Φ4以施加于APU 22。
在圖2中，示出結(jié)合圖1所示的主1GHz基準信號和所產(chǎn)生的時鐘信號Φ0、Φ1、Φ2、Φ3和Φ4的相對相位。注意，Φ0和Φ4的相位差為180度。因此，在不同時間發(fā)生PLL以及各所示APU的開關電流，從而將在適當開關時間所需的電流降低至少4倍。
圖3包含相互串聯(lián)的多個非反相放大器302、304、306和308，其中，各放大器輸出連接到多路復用器310。到放大器302的時鐘輸入312可以是如圖1的導線35上的時鐘信號Φ0。各放大器302、304、306和308的輸出可以相對于其輸入延遲4GHz周期的7/8或218.75psec(皮秒)。因此，放大器302可以產(chǎn)生信號Φ1，并且將其提供給放大器304以產(chǎn)生信號Φ2，等等。然后，多路復用器310可以被編程或設置為輸出向其輸入的五個時鐘信號中的所選一個。通過這種方式，可以使用圖3的相同電路來實現(xiàn)各延遲電路36、38、40和42。
總而言之，圖1的各部件從一個或多個電源(未示出)接收電流。當發(fā)生開關操作時，如部分通過伴隨或相關時鐘信號激活，電子封裝內(nèi)適當部件的信號傳輸路徑中發(fā)生電流變化(di/dt)。這些電流幅度變化可能在電流路徑上的多個點導致電壓變化，并且電流幅度影響來自該封裝的信號輻射量。因此，在圖1所示電路的電子封裝中各APU使用相位不同的時鐘信號將降低在任何給定開關時間所需的總電流，并且降低在給定開關時間發(fā)生的最大電流變化。這一降低用來最小化在現(xiàn)有技術中所發(fā)生的由于同時開關很多電路而發(fā)生的問題。
各APU(或部分APU)均可以可選地被設計為核心，并且整個APU可以可選地稱作包括多個等時單元的電子封裝分區(qū)。換句話說，給定APU將典型地為很多電路的集合，其中每個電路均需要以與那個APU中的很多其他電路大致相同的時間開關。
雖然到現(xiàn)在為止附圖和描述是針對包含多個CPU或計算機處理器的單個電子芯片，其中，多個CPU或計算機處理器根據(jù)不同相位時鐘以不同時間工作或開關，但是本發(fā)明不限于此。包括多個芯片的電子封裝，其中，對每個芯片定時以在不同時間操作其開關功能從而降低封裝上的瞬時開關電流要求，均屬于本發(fā)明的范圍。不管是電子封裝的開關電路被配置為對于不同芯片或單個芯片上的不同分區(qū)具有不同的開關時間，還是它被配置為具有足夠不同相位時鐘來實現(xiàn)這兩種方式，本發(fā)明都不限于與之相關的CPU和電路。任何具有在現(xiàn)有技術中可以同時開關的大量器件的電路或電子封裝，都認為是包括在本發(fā)明內(nèi)。一些例子可能是縱橫開關和陣列，其中存在可以同時開關的大量器件。
雖然本發(fā)明是參照特定示例性實施例來描述的，但是這些描述不應被解釋為起限制作用。本領域的技術人員在參考本發(fā)明描述之后，對所公開實施例的各種修改以及本發(fā)明的可選實施例將是明顯的。因此認為權利要求將覆蓋屬于本發(fā)明真實范圍和精神的任何這些修改或?qū)嵤├?br> 權利要求
1.一種用于減輕具有多個核心的微處理器中的同時開關問題的方法，包括定義多個分區(qū)，其中分區(qū)由多個等時單元組成，并且每一單元包括一個所述核心；產(chǎn)生具有相關時鐘頻率的系統(tǒng)基準時鐘信號；根據(jù)所述基準時鐘信號，產(chǎn)生多個相關時鐘信號，其中每個相關時鐘信號均具有所述時鐘頻率，但是其相位與所述基準時鐘信號不同，各個所述相關時鐘信號分別與不同所述單元相關聯(lián)；以及以所述相關時鐘信號中的各自不同信號分別操作各個所述單元。
2.一種用于減輕電子封裝中的開關電流所引起問題的方法，包括將電子封裝電路中的至少一部分分組為給定多個分區(qū)；以及將頻率相同但相位不同的時鐘信號分別施加于所述給定多個分區(qū)，從而各個所述分區(qū)在工作時以不同時間發(fā)生開關。
3.一種具有多個核心的電子電路微處理器封裝，包括多個分區(qū)，其中分區(qū)由多個等時電路單元組成，并且每一單元包括一個所述核心；系統(tǒng)基準時鐘信號產(chǎn)生器，提供給定頻率和相位的輸出時鐘信號；以及與所述系統(tǒng)基準時鐘信號產(chǎn)生器相關聯(lián)的電路，提供多個相關時鐘信號，其中每個相關時鐘信號均具有所述時鐘頻率，但是其相位與所述基準時鐘信號不同，各個所述相關時鐘信號分別提供給不同所述單元。
4.一種減輕開關電流所引起問題的電子封裝，包括給定多個分區(qū)，其中每個分區(qū)均包含可以在工作時以與所述給定多個分區(qū)的其他分區(qū)中的電路不同的時間開關的電路；以及多相位時鐘產(chǎn)生器，將頻率相同但相位不同的時鐘信號分別提供給所述給定多個分區(qū)，從而各個所述分區(qū)在工作時以不同時間發(fā)生開關。
5.一種減輕開關電流所引起問題的電子封裝，包括給定多個電路組，其中每個電路組均包含可以在工作時以與所述給定多個電路組的其他電路組中的電路不同的時間開關的電路；以及多相位時鐘產(chǎn)生器，將頻率相同但相位不同的時鐘信號分別提供給所述給定多個電路組，從而所述不同電路組在工作時以不同時間發(fā)生開關。
6.一種用于減輕電子封裝中的開關電流所引起問題的方法，包括如下步驟將電子封裝電路中的至少一些電路分組為給定多個電路組；以及將頻率相同但相位不同的時鐘信號分別施加于所述給定多個電路組，從而各個所述電路組在工作時以不同時間發(fā)生開關。
7.如權利要求6所述的方法，其中，電路組在不同芯片上。
8.如權利要求6所述的方法，其中，電子封裝的至少一個芯片具有以不同相位開關時鐘信號操作的多個電路組。
全文摘要
公開了用于減輕在任何給定時間發(fā)生的開關電流幅度的方法和裝置。這是通過如下操作來完成的將電路分組為多個分區(qū)，其中，各分區(qū)中的電路可以在工作時以與其他分區(qū)中的電路不同的時間開關。然后，將不同相位時鐘信號提供給各分區(qū)，從而各分區(qū)在工作時以不同時間發(fā)生開關?？梢岳么烁倪M的電路的一個例子是在其操作中利用多個輔處理器單元的主處理器或計算機。
文檔編號G06F1/10GK1490934SQ0315433
公開日2004年4月21日 申請日期2003年8月15日 優(yōu)先權日2002年10月17日
發(fā)明者戴維·W·博爾斯特勒, 桑·H·德杭, 哈姆·P·霍夫斯蒂, 斯蒂芬·D·韋策爾, D 韋策爾, P 霍夫斯蒂, さ潞, 戴維 W 博爾斯特勒 申請人:國際商業(yè)機器公司