專利名稱：分級式時鐘門控電路的制作方法
技術領域：
本發(fā)明提供一種用于集成電路的電源管理電路，特別指一種使用時鐘脈沖門的電源管理電路。
背景技術：
在集成電路的中常利用時鐘門控的方式以降低電源消耗，傳統(tǒng)的時鐘脈沖門會傳輸一時鐘信號給功能電路，而這些功能電路就會依循時鐘信號在時鐘脈沖周期時啟動工作，而在功能電路停止工作時抑制時鐘信號。當一功能電路閑置時，亦即不需要其輸出或可忽略其輸出，時鐘脈沖門可避免該功能電路接收該時鐘信號，而閑置的功能電路此時就不需進行不必要的操作以節(jié)省功率消耗。
一般來說，忽略短路功率(short-circuit power)以及漏電流(leakagecurrent)，CMOS電路C的功率消耗PC可表示為PC=12·f·vdd2Σg∈C(Ag·CLg)]]>(方程式一)其中f為時鐘脈沖頻率；Vdd為電路的電源供電電壓；Ag為柵極驅(qū)動因子(gate activity factor)；CLg為柵極負載電容。
時鐘脈沖門用來降低電路驅(qū)動因子A，因此可降低整體的功率消耗Pc；尤其，若不需要部份電路的話，這些電路的驅(qū)動因子應盡可能予以降低或排除。
請參閱圖1，圖1為公知時鐘脈沖門10，用以控制時鐘信號(clock)分配給邏輯電路16的方塊圖。時鐘脈沖門10包含一D-鎖存器(D-Latch)12以及一與門(AND Gate)14。邏輯電路16輸出一啟用信號(enable signal)給D-鎖存器12的D輸入端，通過與門14來決定邏輯電路16是否接收該時鐘信號。邏輯電路16在運作(operational)時，啟用信號處于邏輯‘0’，此時，時鐘脈沖門10會傳輸該時鐘信號給邏輯電路16；相反，當邏輯電路16不在處理數(shù)據(jù)或是不運作時，則會輸出邏輯‘1’的啟用信號給時鐘脈沖門10，因此會阻擋(withhold)該時鐘信號。時鐘脈沖門10的使用不但提供該啟用信號一個適當?shù)膩碓?，而且通過時鐘脈沖門10的控制管理還可節(jié)省邏輯電路16可觀的功率損耗以應付日趨增加的元件。Long等人于美國專利公告第6,232,820號已公開相關的時鐘脈沖門10，請一并給以引證參考。
傳統(tǒng)上，時鐘門控可用于大多數(shù)電路的功能方塊之中。請參閱圖2，圖2為時鐘信號(clock)經(jīng)由時鐘脈沖門24傳遞至各功能方塊20的方塊圖。功能方塊20由多個寄存器22實現(xiàn)(為簡化圖面，圖2省略示出數(shù)據(jù)的輸出端與輸入端)。時鐘脈沖門24會提供一啟用信號以啟動或退出對應的功能方塊20。傳統(tǒng)上，緩沖器26也是用來匹配時鐘脈沖延遲。在操作時，每一個功能方塊20都會輸出一啟用信號給對應的時鐘脈沖門24，因此時鐘脈沖門24可依據(jù)該啟用信號以提供或抑制該時鐘信號給功能方塊20。這種功能方塊分級式的時鐘門控方案有一個重要的缺點，就是如果只有一個寄存器需要操作時，該時鐘信號就必須提供給整個功能方塊，這會導致整個功能方塊都處于啟動狀態(tài)而產(chǎn)生不必要的功率浪費。
圖3為另一實施例的公知時鐘門控的方塊圖。一時鐘信號會選擇性通過時鐘脈沖門34和緩沖器36提供給功能方塊30的各別寄存器32。時鐘信號會提供給需要的寄存器32。Minami等人亦在美國專利公告第6,272,667號的圖22公開類似的結構，請一并予以參考。如能減少時鐘脈沖門34本身的功率需求，整個電源功率即可大大減少，然而對寄存器來說，準確地提供該時鐘信號給特定的寄存器是可能的，所以在最低級次的功能方塊設計時，時鐘門控可以獲得極佳的控制，但也會降低其效率。
公知技術并無法達到最佳的功率節(jié)省，這是因為時鐘信號的分配控制太過粗糙時，例如在每個功能方塊設置一時鐘脈沖門，這使得功能方塊中過多的電路進行不必要的操作；或是，時鐘信號的分配控制太過詳細時，例如在每個寄存器皆設置一時鐘脈沖門，反而使得過多的時鐘脈沖門浪費了功率。

發(fā)明內(nèi)容
因此，本發(fā)明的目的為提供一分級式(hierarchical)時鐘門控電路，以獲得最佳化的時鐘信號控制，以解決上述的問題。
本發(fā)明提供一種分級式時鐘門控電路，用來分配一時鐘信號給一功能方塊的電路單元，分級式時鐘門控電路包含一第一級時鐘脈沖門，用來選擇性地提供該時鐘信號，多個第二級時鐘脈沖門，連接到該第一級時鐘脈沖門，用來選擇性地提供該時鐘信號；以及多個第三級時鐘脈沖門，每一第三級時鐘脈沖門連接在一第二級時鐘脈沖門以及功能方塊的一電路單元之間，用來選擇性地提供時鐘信號給功能方塊的電路單元；當該時鐘脈沖門啟動時，該時鐘信號由該第一級時鐘脈沖門、其中的一第二級時鐘脈沖門以及其中的一第三級時鐘脈沖門傳送到該對應的該功能方塊的電路單元。
依據(jù)本發(fā)明的權利要求，一啟用信號判斷邏輯連接到功能方塊的電路單元，以用來接收電路單元的輸出并判斷電路單元是否需要時鐘信號，啟用信號判斷邏輯會輸出對應的啟用信號給時鐘脈沖門。
本發(fā)明的優(yōu)點在于該第一、第二以及第三級時鐘脈沖門會提供一最佳時鐘脈沖分配控制給該功能方塊，因此可最佳化功能方塊以及其相關電路的功率消耗。
本發(fā)明的優(yōu)點在于第二級時鐘脈沖門在某些特定應用時，可用來替代一定值電路(hold value circuit)，如多工器(multiplexer)。


圖1為公知時鐘脈沖門用以控制時鐘信號分配給邏輯電路的方塊圖。
圖2為公知時鐘信號經(jīng)由時鐘脈沖門傳遞至各功能方塊的方塊圖。
圖3為公知時鐘門控電路的另一實施例的方塊圖。
圖4為本發(fā)明的較佳實施例的分級式時鐘門控電路的方塊圖。
圖5為本發(fā)明的分級式時鐘門控的功能方塊群組的方塊圖。
附圖符號說明10、24時鐘脈沖門 12D-鎖存器14與門16邏輯電路20、30、40功能方塊22、32、42寄存器34時鐘脈沖門 26、36緩沖器44、54第一級時鐘脈沖門46、56第二級時鐘脈沖門48、58a-c第三級時鐘脈沖門 52a-c寄存器
60啟用信號判斷邏輯 E1、E2啟用信號E3a-3c啟用信號具體實施方式
請參閱圖4，圖4為本發(fā)明的較佳實施例的分級式時鐘門控電路的方塊圖。圖4所示的元件皆為以眾所皆知的程序完成的集成電路。時鐘門控電路包含第一級時鐘脈沖門44、一第二級時鐘脈沖門46以及一第三級時鐘脈沖門48，該三級電路皆用來控制時鐘信號對功能方塊40的分配。所有時鐘脈沖門44、46以及48皆以眾所周知的設計組成，如圖1的結構。每個功能方塊40由多個寄存器42(為簡化圖面，圖4省略示出數(shù)據(jù)的輸出端與輸入端)所組成，以作為如共處理器(coprocessor)或計算邏輯單元(arithmeticlogic unit)等一般功能之用。寄存器42可被用做是存儲單元(memory cell)、數(shù)據(jù)寄存器(data register)或其它傳統(tǒng)的低級次裝置。該時鐘信號會通過第三級時鐘脈沖門48提供給寄存器42。寄存器42以及對應的第三級時鐘脈沖門48(在圖4中，有三個寄存器為一組，當然一組之中也可以有更多或更少的寄存器來組成)會經(jīng)由第二級時鐘脈沖門46來提供時鐘信號。所有在同一功能方塊40的第二級時鐘脈沖門46則是由對應的第一級時鐘脈沖門44來提供時鐘信號。如此一來，時鐘信號就可以選擇性地經(jīng)由不同的第一級時鐘脈沖門44、不同的第二級時鐘脈沖門46以及不同的第三級時鐘脈沖門48提供給各個寄存器42。
工作時，當其中一個特定的寄存器42需要啟動并接收該時鐘信號時，對應的第三級時鐘脈沖門48、第二級時鐘脈沖門46以及第一級時鐘脈沖門44都必須啟動。一般來說，若想達到節(jié)省功率的話，不需要其輸出的寄存器或是不需要改變輸出的寄存器就會停止接收該時鐘信號。需要輸出的功能方塊40的判斷邏輯就會產(chǎn)生啟用信號，以用來控制時鐘脈沖門44、46、48提供該時鐘信號，舉例來說，當有一整個寄存器42的群組不需要該時鐘信號時，對應的第二級時鐘脈沖門46就會制止該時鐘信號傳至該寄存器群組，所以就可以避免該寄存器群組以及對應的第三級時鐘脈沖門48的功率損耗。
請參閱圖5，圖5為本發(fā)明的分級式時鐘門控的功能方塊群組的方塊圖。其中顯示判斷邏輯以及啟用信號路徑以控制該分級式時鐘門控的電路。一第一級時鐘脈沖門54提供一時鐘信號給一第二級時鐘脈沖門56，而第二級時鐘脈沖門56會輪流依序提供該時鐘信號給第三級時鐘脈沖門58a、58b、58c。第三級時鐘脈沖門58a、58b、58c再分別提供該時鐘信號給對應的寄存器52a、52b、52c。在圖5中，第一、第二和第三級時鐘脈沖門以及所有功能方塊的結構都與圖4所示的結構一樣，為便于說明，在圖5中僅顯示一個功能方塊。除此之外，該分級式時鐘門控電路另包含一啟用信號判斷邏輯60，用來輸出啟用信號。
啟用信號判斷邏輯60輸出一啟用信號E1給第一級時鐘脈沖門54，啟用信號E2則輸出給第二級時鐘脈沖門56而啟用信號E3a、E3b、E3c則分別輸出給第三級時鐘脈沖門58a、58b、58c。啟用信號判斷邏輯60的輸入會接收寄存器52a、52b、52c的信號。寄存器52a、52b、52c的數(shù)據(jù)輸出端與輸入端都會連接到位于功能方塊的內(nèi)部以及外部的其他裝置(為使圖面清晰，數(shù)據(jù)輸出端與輸入端與其他裝置的連接并未示于圖5)。判斷邏輯60最主要的基本結構即為“或(OR)”門，第三級啟用信號E3a、E3b、E3c會經(jīng)過或門進行邏輯“或”運算以產(chǎn)生第二級啟用信號E2，同樣地，第二級啟用信號E2會經(jīng)過邏輯“或”運算以產(chǎn)生第一級啟用信號E1。所以如果有任何寄存器需要時鐘信號，判斷邏輯60可以有效率地控制這三級的時鐘脈沖門以提供時鐘信號。不論什么結構之下，判斷邏輯60都允許寄存器52a、52b、52c依據(jù)各自的啟用信號來控制時鐘脈沖門以啟動或退出，而該各自的啟用信號也是來自于寄存器52a、52b、52c的反饋。
本發(fā)明還可以應用在另一種情況，當處理器的存取是經(jīng)由本身的存儲器快取，而不需要通過外部存儲器時，本發(fā)明也可以用來門控一外部存儲器參考時鐘脈沖(external memory reference clock)，并可在處理器流水線內(nèi)因系統(tǒng)資源的沖突以及存儲器等待請求時，以時鐘門控的方式來執(zhí)行延遲需求。
本發(fā)明的功率節(jié)省是發(fā)生在寄存器抑制時鐘信號的傳入以及低級次時鐘脈沖門不需要時鐘信號時。此外，當判斷邏輯只操作于第二級或第三級的時鐘脈沖門時，判斷邏輯的功率亦會降低。而且，在許多數(shù)據(jù)路徑上減少定值電路的使用也可以減少硬件的配置。典型的定值電路為一多工器，其能夠在保持狀態(tài)下，亦即等待(wait)狀態(tài)或延遲(stall)狀態(tài)時，重新讀取(reload)寄存器的值。在數(shù)據(jù)路徑上減少多工器的使用也可以減少功率損耗。再者，與圖4的本發(fā)明的分級式時鐘門控結構以及圖3公知的時鐘門控結構相比較，利用一時鐘脈沖門來取代緩沖器也可節(jié)省其功率消耗。
與公知技術相比較，本發(fā)明的分級式的第一、第二以及第三級時鐘脈沖門會提供一最佳時鐘脈沖分配控制給該功能方塊，因此可最佳化功能方塊以及其相關電路的功率消耗。故本發(fā)明較公知技術更能節(jié)省功率消耗。
以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明權利要求所進行的等效變化與修改，皆應屬本發(fā)明的涵蓋范圍。
權利要求
1.一種分級式時鐘門控電路，用來分配一時鐘信號給一功能方塊的電路單元，該分級式時鐘門控電路包含一第一級時鐘脈沖門，用來選擇性地提供該時鐘信號；多個第二級時鐘脈沖門，連接到該第一級時鐘脈沖門，用來選擇性地提供該時鐘信號；以及多個第三級時鐘脈沖門，每一第三級時鐘脈沖門連接在一第二級時鐘脈沖門以及該功能方塊的一電路單元之間，用來選擇性地提供該時鐘信號給該功能方塊的電路單元；其中當該時鐘脈沖門啟動時，該時鐘信號由該第一級時鐘脈沖門、其中的一第二級時鐘脈沖門以及其中的一第三級時鐘脈沖門傳送到該對應的該功能方塊的電路單元。
2.如權利要求1所述的分級式時鐘門控電路，其中該功能方塊的電路單元為一寄存器。
3.如權利要求1所述的分級式時鐘門控電路，其中每一時鐘脈沖門包含一鎖存器以及一與門，該與門連接到該鎖存器的一輸出端，該鎖存器用來接收一啟用信號以及該時鐘信號，并用來輸出一鎖存的啟用信號給該與門，該與門用來對該鎖存的啟用信號以及該時鐘信號進行邏輯“及”運算以輸出一門控時鐘信號。
4.如權利要求1所述的分級式時鐘門控電路，其另包含一啟用信號判斷邏輯，連接到該時鐘脈沖門，用來視該功能方塊的電路單元所需提供的時鐘信號以輸出對應的啟用信號給該時鐘脈沖門。
5.一種集成電路，其包含多個功能方塊以及如權利要求1所述的分級式時鐘門控電路，以用來控制時鐘脈沖的分配給該功能方塊。
6.一種分級式時鐘門控電路，用來分配一時鐘信號給一功能方塊的電路單元，該分級式時鐘門控電路包含一第一級時鐘脈沖門，用來選擇性地提供該時鐘信號；多個第二級時鐘脈沖門，連接到該第一級時鐘脈沖門，用來選擇性地提供該時鐘信號；以及多個第三級時鐘脈沖門，每一第三級時鐘脈沖門連接在一第二級時鐘脈沖門以及該功能方塊的一電路單元之間，用來選擇性地提供該時鐘信號給該功能方塊的電路單元；以及一啟用信號判斷邏輯，連接到該功能方塊的電路單元，用來決定該電路單元是否需要該時鐘信號，該啟用信號判斷邏輯用來輸出對應的啟用信號給該第一級時鐘脈沖門、第二級時鐘脈沖門以及第三級時鐘脈沖門。
7.如權利要求6所述的分級式時鐘門控電路，其中該功能方塊的電路單元為一寄存器。
8.如權利要求6所述的分級式時鐘門控電路，其中每一時鐘脈沖門包含一鎖存器以及一與門，該與門連接到該鎖存器的一輸出端，該鎖存器用來接收一啟用信號以及該時鐘信號，并用來輸出一鎖存的啟用信號給該與門，該與門用來對該鎖存的啟用信號以及該時鐘信號進行邏輯“及”運算以輸出一門控時鐘信號。
9.如權利要求6所述的分級式時鐘門控電路，其中該啟用信號判斷邏輯包含至少一或門，用來對第三級時鐘脈沖門的啟用信號進行邏輯“或”運算以產(chǎn)生第二級時鐘脈沖門的啟用信號，并用來對該第二級時鐘脈沖門的啟用信號進行邏輯“或”運算以產(chǎn)生第一級時鐘脈沖門的啟用信號。
10.一種集成電路，其包含多個功能方塊以及如權利要求6所述的分級式時鐘門控電路，以用來控制時鐘脈沖的分配給該功能方塊。
全文摘要
一種分級式時鐘門控電路，用來分配一時鐘信號給一功能方塊的電路單元，分級式時鐘門控電路包含一第一級時鐘脈沖門，用來選擇性地提供該時鐘信號，多個第二級時鐘脈沖門，連接到該第一級時鐘脈沖門，用來選擇性地提供該時鐘信號；以及多個第三級時鐘脈沖門，每一第三級時鐘脈沖門連接在一第二級時鐘脈沖門以及功能方塊的一電路單元之間，用來選擇性地提供時鐘信號給功能方塊的電路單元；當該時鐘脈沖門啟動時，該時鐘信號由該第一級時鐘脈沖門、其中的一第二級時鐘脈沖門以及其中的一第三級時鐘脈沖門傳送到該對應的該功能方塊的電路單元。
文檔編號G06F1/10GK1573643SQ20041003433
公開日2005年2月2日 申請日期2004年4月12日 優(yōu)先權日2003年6月18日
發(fā)明者F·謝勒 查理 申請人:威盛-賽瑞斯公司