專利名稱：邏輯電路裝置以及可編程邏輯電路的工作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及利用了可以在工作中變更要實(shí)現(xiàn)的功能的可編程邏輯電路的邏輯電路裝置。
背景技術(shù)：
如果用一個(gè)集成電路來(lái)構(gòu)成進(jìn)行由多個(gè)工序組成的一連串處理的電路，則需要使集成電路整體的處理速度與需要最高的處理能力的工序相適應(yīng)。但是，實(shí)際上因?yàn)檫€存在許多用較低處理能力就可以充分處理的工序，所以作為集成電路整體其處理能力過(guò)剩。
近年來(lái)，提出了可以在工作中改變要實(shí)現(xiàn)的功能的可編程邏輯電路。該可編程邏輯電路是可以在電路工作中改變電路整體或者一部分的邏輯構(gòu)成的電路。例如，可以列舉可以高速變更邏輯構(gòu)成那樣的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)等。而且，以下只表示為“可編程邏輯電路”。
以往，提出了分時(shí)變更在可編程邏輯電路上實(shí)現(xiàn)的功能的方法。在該方法中，根據(jù)各工序需要的處理能力預(yù)先確定各工序的處理時(shí)間的分配。然后，根據(jù)該處理時(shí)間分配來(lái)變更用可編程邏輯電路實(shí)現(xiàn)的、用于進(jìn)行各工序處理的功能。
專利文獻(xiàn)1-特開(kāi)2001-202236公報(bào)在現(xiàn)有的方法中，需要預(yù)先確定處理時(shí)間的分配，以便使分配給需要高處理能力的工序的處理時(shí)間增加，使分配給用低處理能力就可以處理的工序的處理時(shí)間縮短。因此，不能做到與各工序所需要的處理能力的動(dòng)態(tài)變化相對(duì)應(yīng)來(lái)分配適當(dāng)?shù)奶幚頃r(shí)間。

發(fā)明內(nèi)容
鑒于上述問(wèn)題的存在，本發(fā)明的目的在于提供一種可以根據(jù)各工序處理所需要的處理能力來(lái)自動(dòng)地調(diào)整處理時(shí)間的通用邏輯電路。
為了解決上述問(wèn)題，本發(fā)明的邏輯電路包括存儲(chǔ)與多個(gè)電路各自有關(guān)的電路構(gòu)成信息的電路構(gòu)成信息存儲(chǔ)器；在工作中使用上述電路構(gòu)成信息可以對(duì)電路構(gòu)成進(jìn)行再構(gòu)成的可編程邏輯電路；把與上述各電路的處理有關(guān)的輸入數(shù)據(jù)和輸出數(shù)據(jù)存儲(chǔ)到上述每個(gè)電路中的處理數(shù)據(jù)存儲(chǔ)裝置；把對(duì)上述處理數(shù)據(jù)存儲(chǔ)器的上述輸入或者輸出數(shù)據(jù)的至少一方的存儲(chǔ)量在上述每個(gè)電路中監(jiān)視，當(dāng)這些存儲(chǔ)量滿足某一條件時(shí)，變更上述可編程邏輯電路的電路構(gòu)成的控制單元。
如果采用本發(fā)明，則根據(jù)各工序處理需要的處理能力，可以自動(dòng)地調(diào)整處理時(shí)間。


圖1是說(shuō)明本發(fā)明的各實(shí)施方式的邏輯電路裝置的概念的圖。
圖2是邏輯電路裝置的工作例子。
圖3是邏輯電路裝置的工作例子。
圖4是邏輯電路裝置的工作例子。
圖5是邏輯電路裝置的工作例子。
圖6是可編程邏輯電路的內(nèi)部構(gòu)成的方框圖。
圖7是可編程邏輯電路的電路構(gòu)成的再構(gòu)成工作的流程圖。
圖8是實(shí)施方式1的邏輯電路裝置的方框圖。
圖9是采用實(shí)施方式1的邏輯電路裝置的單位電路切換工作的流程圖。
圖10是采用實(shí)施方式1的邏輯電路裝置的、計(jì)算處理各單位電路優(yōu)先度的流程圖。
圖11是采用實(shí)施方式1的邏輯電路裝置的、同一優(yōu)先度的單位電路有多個(gè)的情況時(shí)的單位電路選擇處理的流程圖。
圖12是實(shí)施方式3的邏輯電路裝置的方框圖。
圖13是使實(shí)施方式3的邏輯電路裝置工作時(shí)的、表示各單位電路的工作狀況的時(shí)間圖的一例。
圖14是無(wú)線接收機(jī)的方框圖。
圖15是把本發(fā)明的一實(shí)施方式的邏輯電路裝置適用于無(wú)線接收機(jī)的數(shù)字電路部分的例子的概要圖。
圖16是表示把本發(fā)明的一實(shí)施方式的邏輯電路裝置適用于無(wú)線接收機(jī)的數(shù)字電路部分時(shí)的、表示各單位電路的工作狀況的時(shí)間圖的一例。
具體實(shí)施例方式
(概要)在本發(fā)明的各實(shí)施方式中，使用可以在工作中變更要實(shí)現(xiàn)的功能的可編程邏輯電路。這樣的可編程邏輯電路是可以通過(guò)在電路的工作中再構(gòu)成電路整體或者一部分的邏輯構(gòu)成變更實(shí)現(xiàn)的功能的電路。例如，可以列舉可以高速執(zhí)行邏輯構(gòu)成的再構(gòu)成那樣的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)和可編程邏輯器件(PLD)等。而且，以下只表示為“可編程邏輯電路”。
圖1表示使用了可編程邏輯電路的邏輯電路裝置的概要。在圖1中，是把由從步驟A到步驟D的4個(gè)步驟組成的處理用一個(gè)可編程邏輯電路121執(zhí)行的例子。為了簡(jiǎn)單說(shuō)明，表示可編程邏輯電路是1個(gè)的情況。
一般這樣的處理可以通過(guò)使用進(jìn)行步驟A、B、C以及D的各個(gè)處理的專用電路A、B、C以及D，和暫時(shí)存儲(chǔ)對(duì)各專用電路的輸入以及來(lái)自各專用電路的輸出的FIFO型存儲(chǔ)器100、101、102、103以及104實(shí)現(xiàn)。
與此相反，圖1的邏輯電路裝置代替4個(gè)專用電路，具備可編程邏輯電路121；4種電路信息A、B、C以及D；FIFO切換單元122；進(jìn)行可編程邏輯電路121以及FIFO切換單元122的工作控制的控制單元123。
上述的電路信息A、B、C以及D是規(guī)定可編程邏輯電路121的電路構(gòu)成的電路構(gòu)成信息。即，可編程邏輯電路121根據(jù)從外部給予的電路信息實(shí)現(xiàn)各種邏輯電路。例如，如果向可編程邏輯電路121給予電路信息A則可編程邏輯電路121作為電路A工作。如果向可編程邏輯電路121給予電路信息B則可編程邏輯電路121作為電路B工作。
另外，可編程邏輯電路121具有可以對(duì)電路構(gòu)成進(jìn)行再構(gòu)成的性質(zhì)。即，可編程邏輯電路121通過(guò)變更從外部給予的電路信息，可以變更電路構(gòu)成。例如，如圖2所示，如果向根據(jù)電路信息A作為電路A工作的可編程邏輯電路121給予電路信息B，則如圖3所示可編程邏輯電路121作為電路B工作。
本實(shí)施方式的邏輯電路裝置120利用可編程邏輯電路121的可以再構(gòu)成這一性質(zhì)。然后，如從圖2到圖5所示，在某一時(shí)刻使可編程邏輯電路121作為電路A工作，在另一時(shí)刻作為電路B工作，在再一時(shí)刻作為電路C工作，在另外的再一時(shí)刻作為電路D工作。因此，在某一時(shí)刻只進(jìn)行電路A的處理，其他的電路(B～D)的處理處于停止?fàn)顟B(tài)。這樣，一面每時(shí)每刻使利用可編程邏輯電路121實(shí)現(xiàn)的電路種類發(fā)生變化，一面進(jìn)行步驟A、B、C以及D的處理。
在再構(gòu)成可編程邏輯電路121的電路構(gòu)成時(shí)，F(xiàn)IFO切換單元122變更與可編程邏輯電路121連接的FIFO型存儲(chǔ)器。例如，在使可編程邏輯電路121作為電路C工作時(shí)，如圖4所示，在可編程邏輯電路121的輸入一側(cè)上連接FIFO102，在輸出一側(cè)上連接FIFO103。在使可編程邏輯電路121作為電路D工作時(shí)，如圖5所示，在可編程邏輯電路121的輸入一側(cè)上連接FIFO103，在輸出一側(cè)上連接FIFO104。
上述的可編程邏輯電路121的電路構(gòu)成的再構(gòu)成工作以及FIFO切換單元122的連接FIFO切換工作用控制單元123的控制進(jìn)行。在本發(fā)明的各實(shí)施方式中，控制單元123確定在可編程邏輯電路中進(jìn)行再構(gòu)成的時(shí)刻?？刂茊卧?23監(jiān)視FIFO1000、1001、1002、1003以及1004存儲(chǔ)的數(shù)據(jù)量。然后，控制單元123根據(jù)數(shù)據(jù)量確定可編程邏輯電路是否進(jìn)行再構(gòu)成。即，控制單元123進(jìn)行各單位電路的工作的安排。
圖6是表示可編程邏輯電路121的內(nèi)部構(gòu)成的概要?？删幊踢壿嬰娐?21具備多個(gè)單位塊600；進(jìn)行這些單位塊600相互連接的多個(gè)單位間連接單元610。單位塊600包括對(duì)已輸入的數(shù)據(jù)進(jìn)行邏輯計(jì)算的LUT601；用于取得把LUT601的計(jì)算結(jié)果輸出給其他單位塊時(shí)的輸出同步的D-觸發(fā)器(FlipFlop)602。單位塊600包括存儲(chǔ)多個(gè)電路信息的RAM603；切換給予LUT601的電路信息的切換單元604。單位塊600具備在切換給予LUT601的電路信息時(shí)用于退避·復(fù)原D-觸發(fā)器602的狀態(tài)信息的RAM605；切換退避·復(fù)原的狀態(tài)信息的切換單元606。
單位塊間連接單元610具備根據(jù)與單位塊間的連接關(guān)系有關(guān)的電路信息把來(lái)自單元塊600的輸出輸出到另一單位塊600的連接單元611；存儲(chǔ)規(guī)定單位塊間的連接關(guān)系的多個(gè)電路信息的RAM612；切換給予連接單元611的電路信息的切換單元613。
RAM603從外部接收與邏輯計(jì)算有關(guān)的電路信息并存儲(chǔ)。RAM612從外部接收與單位塊間的連接關(guān)系有關(guān)的電路信息并存儲(chǔ)。RAM605和外部進(jìn)行狀態(tài)信息的交換。切換單元604以及606從控制單元123接收控制信號(hào)進(jìn)行給予LUT601以及單位塊間連接單元610的電路信息的切換工作。切換單元613在從外部接收控制信號(hào)使D-觸發(fā)器602的狀態(tài)信息退避到RAM605中的同時(shí)，向D-觸發(fā)器602給予與進(jìn)行下一工作的電路有關(guān)的狀態(tài)信息。
而且，在此說(shuō)明LUT601進(jìn)行邏輯計(jì)算，但也可以執(zhí)行算術(shù)計(jì)算和簡(jiǎn)單的程序。
圖7是在可編程邏輯電路121的工作中進(jìn)行再構(gòu)成的順序的流程圖。
(步驟S701)控制單元123從外部向RAM603以及RAM612提供與進(jìn)行下次工作的電路對(duì)應(yīng)的電路信息603-2以及電路信息612-2。另外，從外部向RAM605提供與進(jìn)行下次工作的電路對(duì)應(yīng)的狀態(tài)信息605-2。而且，當(dāng)在RAM603、605以及612中已存儲(chǔ)有需要的數(shù)據(jù)時(shí)，可以省略此步驟的處理。
(步驟S702)控制單元123向未圖示的時(shí)鐘信號(hào)提供單元發(fā)送控制信號(hào)。時(shí)鐘信號(hào)提供單元停止對(duì)可編程邏輯電路121提供時(shí)鐘信號(hào)使處理停止。
(步驟S703)控制單元123向FIFO切換單元122發(fā)送控制信號(hào)，把與進(jìn)行下次工作的電路對(duì)應(yīng)的FIFO(未圖示)連接到可編程邏輯電路121中。
(步驟S704)控制單元123向切換單元606發(fā)送控制信號(hào)。切換單元606把D-觸發(fā)器602保持的狀態(tài)信息退避到RAM605中。被退避的狀態(tài)信息作為狀態(tài)信息605-1存儲(chǔ)到RAM605。
(步驟S705)控制單元123向切換單元604發(fā)送控制信號(hào)。切換單元604從RAM603向LUT601拷貝與進(jìn)行下次工作的電路構(gòu)成有關(guān)的電路信息603-2。另外，控制單元123向切換單元613發(fā)送控制信號(hào)。切換單元613把與進(jìn)行下次工作的電路的連接關(guān)系有關(guān)的電路信息612-2從RAM612拷貝到連接單元611。而且，控制單元123向切換單元606發(fā)送控制信號(hào)。切換單元606把與下次工作的電路對(duì)應(yīng)的狀態(tài)信息605-2復(fù)原到D-觸發(fā)器602上。
(步驟S706)控制單元123向時(shí)鐘信號(hào)提供單元發(fā)送控制信號(hào)。時(shí)鐘信號(hào)提供單元向可編程邏輯電路121再次開(kāi)始時(shí)鐘信號(hào)的供給。
(步驟S707)另外，如果需要，則控制單元123向切換單元606發(fā)送控制信號(hào)，可以把在步驟S704中退避到RAM612中的狀態(tài)信息605-1保存到未圖示的外部存儲(chǔ)器中。
可編程邏輯電路121的電路構(gòu)成根據(jù)以上說(shuō)明的順序再構(gòu)成。
根據(jù)RAM603、605以及612的效果，可以屏蔽把電路信息輸入到可編程邏輯電路121的時(shí)間。因此，可編程邏輯電路121可以高速地進(jìn)行電路構(gòu)成的再構(gòu)成。而且，在各實(shí)施方式中雖然是設(shè)置有RAM603、605以及612的構(gòu)成，但這些RAM603不是必須的。即使是可以從可編程邏輯電路121的外部高速發(fā)送接收電路信息和狀態(tài)信息的構(gòu)成也可以實(shí)現(xiàn)。
另外，在圖6中被存儲(chǔ)到RAM603、605以及612中的電路信息以及狀態(tài)信息是2個(gè)，但也可以存儲(chǔ)比2個(gè)多的電路信息以及狀態(tài)信息。可以存儲(chǔ)到RAM603、605以及612中的電路信息以及狀態(tài)信息的數(shù)也可以根據(jù)和外部的狀態(tài)信息以及狀態(tài)信息的發(fā)送接收速度確定。
(實(shí)施方式1)圖8是本發(fā)明實(shí)施方式1的使用了可編程邏輯電路的邏輯電路裝置800的方框圖。此邏輯電路裝置800包括圖6的單位塊600以及單元塊間連接單元610集中多個(gè)構(gòu)成的可編程邏輯電路801；向可編程邏輯電路801提供電路信息的電路信息提供單元802；存儲(chǔ)電路信息的電路信息存儲(chǔ)單元803。此電路信息是在可編程邏輯電路801構(gòu)成各單位電路時(shí)使用的電路構(gòu)成信息。
本實(shí)施方式的邏輯電路裝置800包括連接用可編程邏輯電路801實(shí)現(xiàn)的各電位電路間的FIFO806；選擇從FIFO806連接到用可編程邏輯電路801實(shí)現(xiàn)的各單位電路的輸入一側(cè)的輸入FIFO選擇單元804；選擇從FIFO806連接到用可編程邏輯電路801實(shí)現(xiàn)的各單位電路的輸出一側(cè)的輸出FIFO選擇單元805。輸入FIFO的選擇單元804以及輸出FIFO選擇單元805與上述的FIFO切換單元122對(duì)應(yīng)。
本實(shí)施方式的邏輯電路裝置800包括管理可編程邏輯電路801的狀態(tài)信息的狀態(tài)信息管理單元808；存儲(chǔ)狀態(tài)信息的狀態(tài)信息存儲(chǔ)單元809。
可編程邏輯電路801一面每時(shí)每刻把電路構(gòu)成再構(gòu)成為N個(gè)單位電路的中任意1個(gè)一面工作。用可編程邏輯電路801實(shí)現(xiàn)的各單位電路從FIFO806經(jīng)由輸入FIFO選擇單元804讀出在各單位電路的處理中所需要的數(shù)據(jù)，經(jīng)由輸出FIFO選擇單元805把各單位電路的處理結(jié)果的數(shù)據(jù)寫(xiě)入FIFO806?？删幊踢壿嬰娐?01接收來(lái)自控制單元807的控制信號(hào)變更電路構(gòu)成。而且，為了簡(jiǎn)單說(shuō)明設(shè)置以下的前提條件。
(A1)全部的單位電路串聯(lián)連接。
(A2)全部的單位電路1對(duì)1輸入。
(A3)作為邏輯電路裝置800整體1對(duì)1輸出。
電路信息提供單元802從電路信息存儲(chǔ)單元803讀出在控制單元807中指定的單位電路的電路信息，提供給可編程邏輯電路801。
電路信息存儲(chǔ)單元803存儲(chǔ)與N個(gè)單位電路相當(dāng)?shù)碾娐沸畔?03-1、803-2、...、803-N。以下，把使用電路信息803-k可編程邏輯電路801實(shí)現(xiàn)的單位電路稱為單位電路803k。另外，為了簡(jiǎn)單說(shuō)明，進(jìn)一步設(shè)置以下的前提條件。
(A4)在本實(shí)施方式的邏輯電路裝置800中，從邏輯電路裝置800整體的輸入一側(cè)開(kāi)始在第k個(gè)位置的單位電路是單位電路803-k(k＝1，2，...，N)。因此，在邏輯電路裝置800整體的輸出一側(cè)最近的單位電路是單位電路803-N。
FIFO806具有連接N個(gè)單位電路間的N-1個(gè)FIFO(FIFO806-1，806-2，...，806-(N-1))；作為電路整體的輸入一側(cè)FIFO的FIFO806-a；作為電路整體的輸出一側(cè)FIFO的FIFO806-b。而且，為了簡(jiǎn)單說(shuō)明，進(jìn)一步設(shè)置以下的前提條件。
(A5)與單位電路803-k的輸出一側(cè)連接的FIFO是FIFO806-k。
(A6)與單位電路803-(k+1)的輸入一側(cè)連接的FIFO是FIFO806-k。
(A7)各FIFO的容量相同。
而且，F(xiàn)IFO806并不局限于先入先出型的專用存儲(chǔ)器，也可以是先入先出那樣構(gòu)成(或者控制)的DRAM等的通用存儲(chǔ)元件。
輸入FIFO選擇單元804從FIFO806中選擇需要連接到用控制單元807指定的單位電路上的輸入FIFO。然后，輸入FIFO選擇單元804從選擇出的輸入FIFO向可編程邏輯電路801提供數(shù)據(jù)。
輸出FIFO選擇單元805從FIFO806中選擇需要連接到用控制單元807指定的單位電路上的輸入FIFO。然后，輸出FIFO選擇單元805把從可編程邏輯電路101輸出的數(shù)據(jù)存儲(chǔ)到選擇出的輸出FIFO中。
狀態(tài)信息管理單元808從狀態(tài)信息存儲(chǔ)單元809中讀出用控制單元807指定的單位電路的狀態(tài)信息，提供給可編程邏輯電路801。另外，狀態(tài)信息管理單元808從可編程邏輯電路801讀出由控制單元807指定的單位電路的狀態(tài)信息，存儲(chǔ)到狀態(tài)信息存儲(chǔ)單元809。
狀態(tài)信息存儲(chǔ)單元809存儲(chǔ)與N個(gè)單位電路各自對(duì)應(yīng)的狀態(tài)信息809-1、809-2、...、809-N。以下，把與電路信息803-k對(duì)應(yīng)的狀態(tài)信息記述為狀態(tài)信息809-k。
控制單元807進(jìn)行各FIFO(FIFO806-1、806-2、...、806-(N-1)、806-a、806-b)保持的數(shù)據(jù)量的監(jiān)視、用可編程邏輯電路801實(shí)現(xiàn)的單位電路的選擇、切換用可編程邏輯電路801實(shí)現(xiàn)的單位電路時(shí)的控制。另外，控制單元807存儲(chǔ)在可編程邏輯電路801中存儲(chǔ)工作中的單位電路的識(shí)別符。以下，參照?qǐng)D9說(shuō)明控制單元807的工作。
(S901)控制單元807以某一時(shí)間間隔監(jiān)視FIFO106的各FIFO保持的數(shù)據(jù)量。在本實(shí)施方式中為了簡(jiǎn)單說(shuō)明假設(shè)此時(shí)間間隔為一定，但也可以是變化的。例如，在設(shè)置了時(shí)間間隔的上限后隨著可編程邏輯電路101的工作時(shí)間加長(zhǎng)，也可以使時(shí)間間隔加長(zhǎng)?；蛘?，在設(shè)置了時(shí)間間隔的上限后隨著各FIFO保持的數(shù)據(jù)量的平均值或者合計(jì)值增大，使時(shí)間間隔增大。或者，也可以在各FIFO每次進(jìn)行讀寫(xiě)時(shí)，或者各FIFO在規(guī)定次數(shù)的每次進(jìn)行讀寫(xiě)時(shí)監(jiān)視。
(S902)控制單元807根據(jù)各FIFO保持的數(shù)據(jù)量，選擇在可編程邏輯電路101中實(shí)現(xiàn)的單位電路?？刂茊卧?07根據(jù)從各FIFO的容量和各FIFO保持的數(shù)據(jù)量中求得的各單位電路的輸入FIFO的數(shù)據(jù)量和輸出FIFO的空閑容量選擇單位電路。
因?yàn)檩斎隖IFO在空閑狀態(tài)下沒(méi)有輸入數(shù)據(jù)，所以各單位電路不能進(jìn)行處理。另外，在輸出FIFO的充滿的狀態(tài)下，新生成的處理結(jié)果丟失。
因此，控制單元807根據(jù)各FIFO的監(jiān)視結(jié)果，選擇輸入FIFO保持的數(shù)據(jù)量在預(yù)先確定的閾值Tin以上，并且輸出FIFO的空閑容量在預(yù)先確定的閾值Tout以下的單位電路。
(S903)控制單元807調(diào)查被選擇出的單位電路、在可編程邏輯電路801中現(xiàn)在工作中的單位電路是否相同?？刂茊卧?07比較在可編程邏輯電路801中現(xiàn)在工作中的單位電路識(shí)別符，和在步驟S902中控制單元807選擇出的單位電路的識(shí)別符。當(dāng)2個(gè)識(shí)別符相同時(shí)，因?yàn)椴恍枰删幊踢壿嬰娐?01的電路構(gòu)成的再構(gòu)成，所以返回S901的處理。當(dāng)2個(gè)識(shí)別符不同時(shí)因?yàn)樾枰删幊踢壿嬰娐?01的電路構(gòu)成的再構(gòu)成，所以進(jìn)行以下步驟的處理。
(S904)控制單元807把選擇出的單位電路的電路信息以及狀態(tài)信息提供給可編程邏輯電路801。控制電路807把選擇出的單位電路的識(shí)別符通知電路信息提供單元802和狀態(tài)信息管理單元808。
電路信息提供單元802如果從控制單元807通知識(shí)別符，則從電路信息存儲(chǔ)單元803中讀出與識(shí)別符對(duì)應(yīng)的單位電路的電路信息，提供給可編程邏輯電路801。然后，把電路信息存儲(chǔ)到可編程邏輯電路801的RAM603中。如果電路信息的提供結(jié)束，則電路信息提供單元802通知控制單元807。
狀態(tài)信息管理單元808如果從控制單元807通知識(shí)別符，則從狀態(tài)信息存儲(chǔ)單元809讀出與識(shí)別符對(duì)應(yīng)的單位電路的狀態(tài)信息，提供給可編程邏輯電路801。然后，存儲(chǔ)到可編程邏輯電路801的RAM605。狀態(tài)信息提供單元808在狀態(tài)信息的提供結(jié)束后通知控制單元807。
控制單元807在從電路信息提供單元802以及狀態(tài)信息提供單元808的雙方接收通知后，進(jìn)行以下步驟的處理。
(S905)控制單元807使可編程邏輯電路801的工作停止?？刂茊卧?07控制未圖示的時(shí)鐘信號(hào)提供單元，使時(shí)鐘信號(hào)的提供停止。
(S906)控制單元807通知被選擇的單位電路的識(shí)別符，和被輸入FIFO選擇單元804和輸出FIFO選擇單元805選擇出的單位電路的識(shí)別符。輸入FIFO選擇單元804以及輸出FIFO選擇單元805把從控制單元807通知的與識(shí)別符對(duì)應(yīng)的FIFO連接到可編程邏輯電路801。
(S907)控制單元807控制可編程邏輯電路801的切換單元606，把現(xiàn)在的D-觸發(fā)器602的狀態(tài)存儲(chǔ)在RAM605中。
(S908)控制單元807控制可編程邏輯電路801的切換單元604，把存儲(chǔ)在RAM603中的下一工作的單位電路的電路信息提供給LUT201?？刂茊卧?07控制可編程邏輯電路801的切換單元613，把存儲(chǔ)在RAM612中的下一工作的單位電路的電路信息提供給連接單元611?？刂茊卧?07控制可編程邏輯電路801的切換單元606，把存儲(chǔ)在RAM605中的下一工作的單位電路的狀態(tài)信息提供給D-觸發(fā)器602。
(S909)控制單元808再開(kāi)始可編程邏輯電路801的工作。即，控制單元808控制未圖示的時(shí)鐘信號(hào)提供單元再開(kāi)始時(shí)鐘信號(hào)的供給。
(S910)控制單元808控制可編程電路801的切換單元606，把在步驟S907中存儲(chǔ)在RAM605中的狀態(tài)信息提供給狀態(tài)信息管理單元808。控制單元807向狀態(tài)信息管理單元808通知此前工作的單位電路的識(shí)別符，保存該單位電路的狀態(tài)信息。狀態(tài)信息管理單元108把從切換單元606提供的狀態(tài)信息存儲(chǔ)在狀態(tài)信息存儲(chǔ)單元809。
以上，如果是本實(shí)施方式的邏輯電路裝置，則即使在各單位電路需要的處理能力動(dòng)態(tài)變化時(shí)也可以對(duì)應(yīng)。
(實(shí)施方式2)以下，說(shuō)明本發(fā)明的實(shí)施方式2的邏輯電路裝置。邏輯電路裝置800的構(gòu)成因?yàn)楹蛯?shí)施方式1一樣所以省略說(shuō)明。在本實(shí)施方式中，用控制單元807進(jìn)行的單位電路的選擇處理(步驟S902)和實(shí)施方式1不同。
在實(shí)施方式中在從優(yōu)先度1到優(yōu)先度4的4個(gè)階段評(píng)價(jià)各單位電路的優(yōu)先度。優(yōu)先度1是最高的優(yōu)先度。優(yōu)先度4表示不能處理的狀態(tài)。本實(shí)施方式的控制單元807選擇優(yōu)先度最高的單位電路。
圖10是采用本實(shí)施方式的控制單元807的電位電路的優(yōu)先度確定處理的流程圖。以下，參照

優(yōu)先度確定處理。控制單元807根據(jù)以下的流程圖設(shè)定全部單位電路的優(yōu)先度。
(S1001)輸入FIFO保持的數(shù)據(jù)量是0時(shí)，或者，輸出FIFO充滿的情況。
該單位電路不是與進(jìn)行處理相應(yīng)的形態(tài)。這是因?yàn)槿绻谳斎隖IFO中沒(méi)有數(shù)據(jù)就不能進(jìn)行處理，另外如果輸出FIFO充滿則處理結(jié)果丟失的可能性高的緣故。因此，控制單元807把該單位電路的優(yōu)先度設(shè)定為最低，即設(shè)定在優(yōu)先度4上。
(S1002)輸入FIFO保持的數(shù)據(jù)量比閾值Tin多的情況。
該單位電路的輸入FIFO有將要溢出的可能性。因此，控制單元807把該單位電路的優(yōu)先度設(shè)定為最高，即優(yōu)先度為1。
(S1003)輸入FIFO保持的數(shù)據(jù)量比閾值Tout少的情況。
認(rèn)為在該單位電路的輸出FIFO中有充分空閑容量。因此控制單元807把該單位電路的優(yōu)先度設(shè)定為優(yōu)先度2。
(S1004)在上述以外時(shí)。
控制單元807把該單位電路的優(yōu)先度設(shè)定為優(yōu)先度3。
而且，在本實(shí)施方式的步驟S1001中，是把輸入FIFO保持的數(shù)據(jù)量是0，或者，輸出FIFO充滿的情況作為對(duì)象，但也可以以任何閾值作為基準(zhǔn)確定作為對(duì)象的條件。例如，也可以是輸入FIFO保持的數(shù)據(jù)量比閾值Tmin小的情況，或者，輸出FIFO保持的數(shù)據(jù)量比閾值Tmax多的情況。此時(shí)，不滿足Tmin≤Tin，Tmax≥Tout也可以。
在設(shè)定了全部的單位電路的優(yōu)先度后，控制單元807選擇具有最高優(yōu)先度的單位電路。但是，控制單元807在具有最高優(yōu)先度的單位電路有多個(gè)時(shí)，還需要從中選擇一個(gè)單位電路。這種情況下，控制單元807用圖11所示的處理選擇單位電路。
(S1101)控制單元807調(diào)查在被此優(yōu)先度分類的單位電路中在可編程邏輯電路801中是否存在現(xiàn)在工作中的單位電路?？刂茊卧?07因?yàn)榇鎯?chǔ)現(xiàn)在工作中的單位電路的識(shí)別符，所以只要從被此優(yōu)先度分類的單位電路中查找和存儲(chǔ)著的識(shí)別符具有同一識(shí)別符的單位電路即可。當(dāng)現(xiàn)在工作中的單位電路存在時(shí)，選擇該單位電路。
(S1102)控制單元807當(dāng)現(xiàn)在工作中的單位電路不存在時(shí)，求各單位電路的連續(xù)處理可能量?？刂茊卧?07選擇連續(xù)處理可能量最高的單位電路。而且，連續(xù)處理可能量在輸入FIFO保持的數(shù)據(jù)量和輸出FIFO的空閑容量中被定義為小容量的值。因此，控制單元807如以下那樣求連續(xù)處理可能量。
(S1102-1)控制單元807比較輸入FIFO保持的數(shù)據(jù)量和輸出FIFO的空閑容量。
(S1102-2)如果輸入FIFO保持的數(shù)據(jù)量一方多，則控制單元807把輸出FIFO的空閑容量設(shè)置為可以連續(xù)處理量。
(S1102-1)如果輸出FIFO的空閑容量一方多，則控制單元807把輸出FIFO保持的數(shù)據(jù)量設(shè)置為可以連續(xù)處理量。
在可以連續(xù)處理量的計(jì)算時(shí)，可以根據(jù)各單位電路在1次處理中使用的輸入數(shù)據(jù)量和各單位電路在1次處理中輸出的輸出數(shù)據(jù)量的比，在輸入FIFO保持的數(shù)據(jù)量和輸出FIFO的空閑容量的各自上乘以系數(shù)調(diào)整。例如，如果是進(jìn)行數(shù)據(jù)的壓縮處理的單位電路，則輸出數(shù)據(jù)的量應(yīng)該比輸入數(shù)據(jù)的量平均少。這種情況下，例如考慮在輸入FIFO保持的數(shù)據(jù)量上乘以相當(dāng)于平均壓縮率的系數(shù)調(diào)整后進(jìn)行比較。然后，如果調(diào)整后的輸入FIFO保持的數(shù)據(jù)量多，則可以連續(xù)處理量也可以采用調(diào)整后的值。
如上所述，本實(shí)施方式的邏輯電路裝置是在根據(jù)各單位電路的輸入FIFO的數(shù)據(jù)量和輸出FIFO的數(shù)據(jù)量求優(yōu)先度后選擇電路。輸入FIFO的數(shù)據(jù)量和輸出FIFO的數(shù)據(jù)量認(rèn)為反映了各單位電路需要的處理能力。因此，本實(shí)施方式的邏輯電路裝置可以根據(jù)各單位電路需要的處理能力自動(dòng)地分配處理時(shí)間。
另外，本實(shí)施方式的邏輯電路裝置使現(xiàn)在工作中的單位電路盡可能長(zhǎng)時(shí)間工作。因此，本實(shí)施方式的邏輯電路裝置可以減少伴隨電路切換的工作停止次數(shù)。由此，本實(shí)施方式的邏輯電路裝置可以抑制邏輯電路裝置整體的處理能力減少。
而且，在上述的圖11的處理(從同一優(yōu)先度的多個(gè)單位電路中選擇1個(gè)的處理)中，可以進(jìn)一步進(jìn)行如下的判定。即，當(dāng)有工作中的單位電路時(shí)，如果該單位電路的工作時(shí)間比閾值Texe短則選擇此電路，當(dāng)不是時(shí)也可以進(jìn)行步驟S1102的處理。
(實(shí)施方式3)以下，說(shuō)明本發(fā)明的實(shí)施方式3的邏輯電路裝置。本實(shí)施方式和實(shí)施方式1、2的不同之處在于可編程邏輯電路的個(gè)數(shù)。在本實(shí)施方式中可編程邏輯電路是多個(gè)。圖12是表示本實(shí)施方式的邏輯電路裝置的構(gòu)成。
在這種情況下，可以同時(shí)使多個(gè)單位電路工作。在哪個(gè)可編程邏輯電路801-1、801-2、...、801-m中，使哪個(gè)電位電路工作在本實(shí)施方式中由控制單元807確定。但是，在向邏輯電路裝置給予電路信息時(shí)，可以由人指定。在由人指定時(shí)，對(duì)于可編程邏輯電路的各自只要和實(shí)施方式1、2同樣進(jìn)行切換即可。
另外，即使在控制單元807確定時(shí)，也是只要和實(shí)施方式2一樣確定各單位電路的優(yōu)先度，按照優(yōu)先度高的順序選擇m個(gè)單位電路即可。當(dāng)可以執(zhí)行的電路是不足m個(gè)時(shí)，可以停止一部分可編程邏輯電路。
圖13是用具有4個(gè)可編程邏輯電路(可編程邏輯電路A、B、C、D)的邏輯電路裝置執(zhí)行由7個(gè)步驟(步驟1、2、...、7)組成的一連串的處理時(shí)的時(shí)間圖。步驟1是7個(gè)步驟中最靠近輸入側(cè)的步驟。步驟7是7個(gè)步驟中最靠近輸出側(cè)的步驟。從步驟2到步驟6的步驟按照號(hào)碼順序連接成一列。7個(gè)步驟用分別對(duì)應(yīng)的7個(gè)單位電路實(shí)現(xiàn)。圖13表示各步驟在哪個(gè)可編程邏輯電路中進(jìn)行的時(shí)間變化的一例。
如果是本實(shí)施方式的邏輯電路，則可以跨越多個(gè)可編程邏輯電路執(zhí)行。即，因?yàn)橛锌赡茉谀骋豢删幊踢壿嬰娐分胁荒軋?zhí)行而可以在另一可編程邏輯電路中執(zhí)行，所以可以有效地靈活運(yùn)用可編程邏輯電路的處理能力。因此，容易根據(jù)需要向各單位電路分配處理能力。
而且，在本實(shí)施方式中假設(shè)可編程邏輯電路有多個(gè)，但代替它準(zhǔn)備一個(gè)大的可編程邏輯電路，分割它使用也一樣。
(變形例)在單位電路的選擇時(shí)，也可以從各單位電路的輸入FIFO的數(shù)據(jù)量、輸出FIFO的空閑容量、工作時(shí)間等中例如使用函數(shù)求評(píng)價(jià)值，選擇評(píng)價(jià)值最高的單位電路。
另外，單位電路是否在工作中、工作時(shí)間，以及可以連續(xù)處理量可以在求優(yōu)先度的階段評(píng)價(jià)。例如，也可以是單位電路是否在工作中優(yōu)先度在1階段中不同。
另外，在上述步驟S1001中，假設(shè)是“輸入FIFO的數(shù)據(jù)量是0或者輸出FIFO充滿”，但也可以用閾值判定。例如也可以是“輸入FIFO的數(shù)據(jù)量在閾值Tempty以下，或者，輸出FIFO的空閑容量在閾值Tfull以下”。即，當(dāng)輸入FIFO空閑或者處于基于它的狀態(tài)時(shí)，或者當(dāng)輸出FIFO充滿或者處于基于它的狀態(tài)時(shí)不進(jìn)行處理也可以。
(應(yīng)用例)以下，參照

把本發(fā)明的一實(shí)施方式的邏輯電路裝置適用于無(wú)線接收機(jī)的數(shù)字電路的一例。圖14是無(wú)線接收機(jī)的方框圖。
此無(wú)線接收機(jī)包括接收電波的天線1400；從接收到的電波中抽出特定的頻帶的信號(hào)帶通濾波器1401；發(fā)振器1403；乘算來(lái)自發(fā)振器1403的信號(hào)和來(lái)自帶通濾波器1401的輸出信號(hào)的乘法器1402；AD變換來(lái)自乘法器1402的輸出信號(hào)的AD變換器1404。
此無(wú)線接收機(jī)包括對(duì)來(lái)自AD變換器1404的輸出信號(hào)實(shí)施正交變換的正交變換單元1405；解調(diào)在正交變換單元1405中正交變換后的信號(hào)輸出編碼數(shù)據(jù)的解調(diào)器1406；糾正編碼數(shù)據(jù)的錯(cuò)誤的糾錯(cuò)器1407；譯碼從糾錯(cuò)器1407輸出的編碼數(shù)據(jù)輸出聲音數(shù)據(jù)的譯碼器1408。
此無(wú)線接收機(jī)包括對(duì)從譯碼器1408輸出的聲音數(shù)據(jù)實(shí)施DA變換輸出聲音信號(hào)的DA變換器1409；根據(jù)聲音信號(hào)發(fā)出聲音的揚(yáng)聲器1410。
帶通濾波器1401和乘法器1402和發(fā)振器1403和AD變換器1404和DA變換器1409都是模擬電路。正交變換單元1405和解調(diào)器1406和糾錯(cuò)器1407和譯碼器1408都是數(shù)字電路。
正交變換單元1405包括在來(lái)自AD變換器1404的輸出數(shù)據(jù)中使特定頻率成分的數(shù)據(jù)通過(guò)的帶通濾波器1405-1；發(fā)振器1405-3；乘算基于來(lái)自發(fā)振器1405-3的信號(hào)的值和來(lái)自帶通濾波器1405-1的數(shù)據(jù)的乘法器1405-2；在來(lái)自乘法器1405-2的數(shù)據(jù)中使特定頻率以下成分的數(shù)據(jù)通過(guò)的低通濾波器1405-4。
正交變換單元1405包括使來(lái)自發(fā)振器1405-3的信號(hào)的相位偏移π/2的相位移位單元1405-6；乘算基于來(lái)自相位移位單元1405-6的信號(hào)的值和來(lái)自帶通濾波器1405-1的數(shù)據(jù)的乘法器1405-5；在自乘法器1405-5的數(shù)據(jù)中使特定頻率以下的成分?jǐn)?shù)據(jù)通過(guò)的低通濾波器1405-7。低通濾波器1405-4以及低通濾波器1405-7的輸出成為正交變換單元1405的輸出。
在此無(wú)線接收機(jī)的數(shù)字電路單元中適用本發(fā)明的一實(shí)施方式的邏輯電路裝置。圖15是說(shuō)明邏輯電路裝置的適用概要的圖。
在數(shù)字電路1501中包含正交變換單元1405和解調(diào)器1406和糾錯(cuò)器1407和譯碼器1408。經(jīng)由FIFO100、101、102、103、104連接數(shù)字電路1501的各電路的輸入輸出。
然后，用本實(shí)施方式的一實(shí)施方式的邏輯電路裝置1500置換數(shù)字電路1501。本實(shí)施方式的一實(shí)施方式的邏輯電路裝置1500具有與正交變換單元1405對(duì)應(yīng)的電路信息1501；與解調(diào)器1406對(duì)應(yīng)的電路信息1502；與糾錯(cuò)器1407對(duì)應(yīng)的電路信息1503；與譯碼器1408對(duì)應(yīng)的電路信息1504。代替使數(shù)字電路1501的各自工作，使本實(shí)施方式的一實(shí)施方式的邏輯電路裝置1500工作。本實(shí)施方式的一實(shí)施方式的邏輯電路裝置1500和圖2至圖5一樣工作。即，控制單元123在程序邏輯電路121中再構(gòu)成電路構(gòu)成的同時(shí)，切換連接到FIFO切換單元122上的FIFO。
圖16是使數(shù)字電路1501工作時(shí)，和使邏輯電路裝置1500工作時(shí)的、處理能力和時(shí)間關(guān)系的一例。在圖16中，表示在處理能力的軸方向上越寬處理能力越高。當(dāng)使數(shù)字電路1501工作時(shí)使各電路并列工作。與此相反當(dāng)使邏輯電路1500工作時(shí)，與各電路相當(dāng)?shù)奶幚矸謺r(shí)進(jìn)行。即使在使數(shù)字電路1501和邏輯電路裝置1500中任意1個(gè)工作時(shí)也不改變進(jìn)行的處理量。即，即使在邏輯處理電路1500中也可以執(zhí)行和數(shù)字電路1501同樣的處理。
而且，圖16示例了按照正交變換單元、解調(diào)單元、糾錯(cuò)器、譯碼器的順序邏輯電路裝置1500工作時(shí)的情況。但是，根據(jù)被存儲(chǔ)在各電路間的FIFO中的數(shù)據(jù)量工作的順序因?yàn)槎鄻幼兓圆⒉痪窒抻诒仨毎创隧樞蚬ぷ鳌?br> 本應(yīng)用例說(shuō)明了把本發(fā)明一實(shí)施方式的邏輯電路裝置適用于無(wú)線接收機(jī)的例子。但本發(fā)明并不局限于無(wú)線接收機(jī)，即使是無(wú)線發(fā)送機(jī)也可以通過(guò)完全相同的方法來(lái)加以適用。另外，當(dāng)然也可以適用于其他的數(shù)字電路，例如運(yùn)動(dòng)圖象和聲音的編碼和譯碼等。
該應(yīng)用例的優(yōu)點(diǎn)是即使是需要與多個(gè)通信方式和多個(gè)編碼方式對(duì)應(yīng)的無(wú)線接收機(jī)，也只要準(zhǔn)備電路信息即可。當(dāng)使用數(shù)字電路1501時(shí)，需要為每個(gè)方式準(zhǔn)備電路。但是，如果是邏輯電路裝置1500則沒(méi)有必要。當(dāng)要求高的處理能力時(shí)，如實(shí)施方式3所說(shuō)明的那樣，只要使邏輯電路裝置1500具備多個(gè)可編程邏輯電路121即可。
權(quán)利要求
1.一種邏輯電路裝置，其特征在于包括存儲(chǔ)分別與多個(gè)單位電路有關(guān)的電路構(gòu)成信息的電路構(gòu)成信息存儲(chǔ)器；在工作中使用上述電路構(gòu)成信息可以對(duì)電路構(gòu)成進(jìn)行再構(gòu)成的可編程邏輯電路；把與上述單位電路的各自處理有關(guān)的輸入數(shù)據(jù)和輸出數(shù)據(jù)存儲(chǔ)在每個(gè)上述各電位電路中的處理數(shù)據(jù)存儲(chǔ)器；和監(jiān)視與上述單位電路的各自處理有關(guān)的上述輸入數(shù)據(jù)或者上述輸出數(shù)據(jù)中的至少一方的、存入上述處理數(shù)據(jù)存儲(chǔ)器的存儲(chǔ)量，當(dāng)存儲(chǔ)量滿足某一條件時(shí)，變更上述可編程邏輯電路的電路構(gòu)成的控制單元。
2.如權(quán)利要求1所述的邏輯電路裝置，其特征在于上述控制單元監(jiān)視與上述單位電路的各自處理有關(guān)的上述輸入數(shù)據(jù)的存儲(chǔ)量，把上述可編程邏輯電路的電路構(gòu)成變更為滿足以下的(A)和(B)的條件的單位電路的電路構(gòu)成(A)與該單位電路的處理有關(guān)的輸入數(shù)據(jù)的存儲(chǔ)量超過(guò)第1閾值；(B)該單位電路與在上述可編程邏輯電路上現(xiàn)在構(gòu)成的單位電路不同。
3.如權(quán)利要求1所述的邏輯電路裝置，其特征在于上述控制單元監(jiān)視與上述電路單位的各自處理有關(guān)的上述輸出數(shù)據(jù)的存儲(chǔ)量，把上述可編程邏輯電路的電路構(gòu)成變更為滿足以下的(A)和(B)的條件的單位電路的電路構(gòu)成(A)與該單位電路的處理有關(guān)的輸出數(shù)據(jù)的存儲(chǔ)量低于第2閾值；(B)該單位電路與在上述可編程邏輯電路上現(xiàn)在構(gòu)成的單位電路不同。
4.如權(quán)利要求1所述的邏輯電路裝置，其特征在于上述控制單元監(jiān)視與上述電路單位的各自處理有關(guān)的上述輸入數(shù)據(jù)和上述輸出數(shù)據(jù)的存儲(chǔ)量，當(dāng)在上述可編程邏輯電路上現(xiàn)在構(gòu)成的單位電路即現(xiàn)在單位電路滿足以下的(A)和(B)中任意1個(gè)條件時(shí)，把上述可編程邏輯電路的電路構(gòu)成變更為其他的單位電路的電路構(gòu)成(A)與上述現(xiàn)在單位電路有關(guān)的處理的輸入數(shù)據(jù)的存儲(chǔ)量低于第3閾值；(B)與上述現(xiàn)在單位電路有關(guān)的處理的輸出數(shù)據(jù)存儲(chǔ)量超過(guò)第4閾值。
5.如權(quán)利要求1所述的邏輯電路裝置，其特征在于上述控制單元監(jiān)視與上述電路單位的各自處理有關(guān)的上述輸入數(shù)據(jù)和上述輸出數(shù)據(jù)的存儲(chǔ)量，當(dāng)在上述可編程邏輯電路上現(xiàn)在構(gòu)成的單位電路即現(xiàn)在單位電路滿足以下的(A)和(B)中任意1個(gè)條件時(shí)，把上述可編程邏輯電路的電路構(gòu)成變更為其他的單位電路的電路構(gòu)成(A)與上述現(xiàn)在單位電路有關(guān)的處理的輸入數(shù)據(jù)的存儲(chǔ)量低于第3閾值；(B)與上述現(xiàn)在單位電路有關(guān)的處理的輸出數(shù)據(jù)的可存儲(chǔ)量低于第4閾值。
6.如權(quán)利要求1所述的邏輯電路裝置，其特征在于上述控制單元監(jiān)視與上述單位電路的各自處理有關(guān)的上述輸入數(shù)據(jù)和上述輸出數(shù)據(jù)的存儲(chǔ)量，上述控制單元具備使用上述輸入數(shù)據(jù)的存儲(chǔ)量和上述輸出數(shù)據(jù)的存儲(chǔ)量來(lái)求出分別與上述單位電路有關(guān)的優(yōu)先度的優(yōu)先度計(jì)算單元，上述控制單元當(dāng)具有最高優(yōu)先度的單位電路與在上述可編程邏輯電路上現(xiàn)在構(gòu)成的單位電路不同時(shí)，把上述可編程邏輯電路的電路構(gòu)成變更為具有上述最高優(yōu)先度的單位電路的電路構(gòu)成。
7.如權(quán)利要求6所述的邏輯電路裝置，其特征在于上述控制單元當(dāng)在上述可編程邏輯電路上現(xiàn)在構(gòu)成的單位電路具有最高優(yōu)先度時(shí)，不改變上述可編程邏輯電路的電路構(gòu)成。
8.如權(quán)利要求6所述的邏輯電路裝置，其特征在于上述控制單元當(dāng)存在多個(gè)具有上述最高優(yōu)先度的單位電路時(shí)，使用上述輸入數(shù)據(jù)的存儲(chǔ)量和上述輸出數(shù)據(jù)的存儲(chǔ)量來(lái)估算具有上述最高優(yōu)先度的單位電路的各自的連續(xù)處理可能量，把上述可編程邏輯電路的電路構(gòu)成變更為具有最大連續(xù)處理可能量的單位電路的電路構(gòu)成。
9.如權(quán)利要求6所述的邏輯電路裝置，其特征在于上述優(yōu)先度計(jì)算單元當(dāng)與某一單位電路的處理有關(guān)的輸入數(shù)據(jù)的存儲(chǔ)量超過(guò)第1閾值時(shí)，給予該單位電路最高的優(yōu)先度。
10.如權(quán)利要求9所述的邏輯電路裝置，其特征在于上述優(yōu)先度計(jì)算單元把比上述最高優(yōu)先度低的優(yōu)先度給予還滿足以下(A)和(B)中任意1個(gè)條件的單位電路(A)與該單位電路的處理有關(guān)的輸入數(shù)據(jù)的存儲(chǔ)量低于第1閾值；(B)與該單位電路的處理有關(guān)的輸出數(shù)據(jù)的存儲(chǔ)量低于第2閾值。
11.如權(quán)利要求6所述的邏輯電路裝置，其特征在于上述優(yōu)先度計(jì)算單元把最低優(yōu)先度給予滿足以下(A)和(B)中任意1個(gè)條件的單位電路(A)與該單位電路的處理有關(guān)的輸入數(shù)據(jù)的存儲(chǔ)量低于第1閾值；(B)與該單位電路的處理有關(guān)的輸出數(shù)據(jù)的存儲(chǔ)量超過(guò)第2閾值。
12.如權(quán)利要求6所述的邏輯電路裝置，其特征在于上述優(yōu)先度計(jì)算單元把最低優(yōu)先度給予滿足以下(A)和(B)中任意1個(gè)條件的單位電路(A)與該單位電路的處理有關(guān)的輸入數(shù)據(jù)的存儲(chǔ)量低于第1閾值；(B)在上述處理數(shù)據(jù)存儲(chǔ)器內(nèi)，為了存儲(chǔ)與該單位電路的處理有關(guān)的新的輸出數(shù)據(jù)而可使用的量低于第2閾值。
13.如權(quán)利要求1所述的邏輯電路裝置，其特征在于上述處理數(shù)據(jù)存儲(chǔ)器是先入先出型的存儲(chǔ)器。
14.一種可編程邏輯電路的工作方法，是使用可以根據(jù)電路構(gòu)成信息在工作中變更電路構(gòu)成的可編程邏輯電路，在上述可編程邏輯電路上使多個(gè)單位電路分時(shí)工作的方法，其特征在于把在基于上述各單位電路的處理中使用的輸入數(shù)據(jù)，以及作為基于上述各單位電路的處理的結(jié)果而輸出的輸出數(shù)據(jù)存儲(chǔ)到存儲(chǔ)器中，對(duì)上述各單位電路監(jiān)視上述輸入數(shù)據(jù)或者上述輸出數(shù)據(jù)的至少一方的存儲(chǔ)量，根據(jù)上述存儲(chǔ)量而從上述多個(gè)單位電路中選擇在上述可編程邏輯電路上構(gòu)成的單位電路，把選擇出的單位電路的電路構(gòu)成信息提供給上述可編程邏輯電路，根據(jù)所提供的電路構(gòu)成信息來(lái)變更上述可編程邏輯電路的電路構(gòu)成。
15.如權(quán)利要求14所述的可編程邏輯電路的工作方法，其特征在于在上述監(jiān)視中監(jiān)視上述輸入數(shù)據(jù)的存儲(chǔ)量，在上述單位電路的選擇中，選擇還滿足以下(A)和(B)中任意1個(gè)條件的單位電路(A)與該單位電路的處理有關(guān)的上述輸入數(shù)據(jù)的存儲(chǔ)量超過(guò)第1閾值；(B)該單位電路與在上述可編程邏輯電路上現(xiàn)在構(gòu)成的單位電路不同。
16.如權(quán)利要求14所述的可編程邏輯電路的工作方法，其特征在于在上述監(jiān)視中監(jiān)視上述輸入數(shù)據(jù)的存儲(chǔ)量，在上述單位電路的選擇中，選擇還滿足以下(A)和(B)中任意1個(gè)條件的單位電路(A)與該單位電路的處理有關(guān)的上述輸出數(shù)據(jù)的存儲(chǔ)量低于第2閾值；(B)該單位電路與在上述可編程邏輯電路上現(xiàn)在構(gòu)成的單位電路不同。
17.如權(quán)利要求14所述的可編程邏輯電路的工作方法，其特征在于在上述監(jiān)視中，監(jiān)視上述輸入以及輸出數(shù)據(jù)的存儲(chǔ)量，在上述單位電路的選擇中，當(dāng)在上述可編程邏輯電路上現(xiàn)在構(gòu)成的單位電路即現(xiàn)在單位電路滿足以下的(A)和(B)中任意1個(gè)條件時(shí)，選擇與上述現(xiàn)在單位電路不同的其他的單位電路(A)與上述現(xiàn)在單位電路的處理有關(guān)的輸入數(shù)據(jù)的存儲(chǔ)量低于第3閾值；(B)與現(xiàn)在單位電路的處理有關(guān)的輸出數(shù)據(jù)的存儲(chǔ)量超過(guò)第4閾值。
18.如權(quán)利要求14所述的可編程邏輯電路的工作方法，其特征在于在上述監(jiān)視中，監(jiān)視上述輸入數(shù)據(jù)的存儲(chǔ)量以及輸出數(shù)據(jù)的可存儲(chǔ)量，在上述單位電路的選擇中，當(dāng)在上述可編程邏輯電路上現(xiàn)在構(gòu)成的單位電路即現(xiàn)在單位電路滿足以下的(A)和(B)中任意1個(gè)條件時(shí)，選擇與上述現(xiàn)在單位電路不同的其他的單位電路(A)與上述現(xiàn)在單位電路的處理有關(guān)的輸入數(shù)據(jù)的存儲(chǔ)量低于第3閾值；(B)上述存儲(chǔ)器可以存儲(chǔ)與上述現(xiàn)在單位電路的處理有關(guān)的新的輸出數(shù)據(jù)的量低于第4閾值。
19.如權(quán)利要求14所述的可編程邏輯電路的工作方法，其特征在于在上述監(jiān)視中，監(jiān)視上述輸入數(shù)據(jù)的存儲(chǔ)量和上述輸出數(shù)據(jù)的存儲(chǔ)量，在上述單位電路的選擇中，使用上述輸入數(shù)據(jù)的存儲(chǔ)量和上述輸出數(shù)據(jù)的存儲(chǔ)量來(lái)求出上述單位電路的各自的優(yōu)先度，從上述多個(gè)單位電路中選擇上述優(yōu)先度最高的單位電路。
20.如權(quán)利要求19所述的可編程邏輯電路的工作方法，其特征在于在上述單位電路的選擇中，當(dāng)在上述可編程邏輯電路上現(xiàn)在構(gòu)成的單位電路即現(xiàn)在單位電路具有最高優(yōu)先度時(shí)，選擇上述現(xiàn)在單位電路，上述單位電路變更不改變上述可編程邏輯電路的電路構(gòu)成。
全文摘要
一種邏輯電路裝置，包括存儲(chǔ)分別與多個(gè)單位電路有關(guān)的電路構(gòu)成信息的電路構(gòu)成信息存儲(chǔ)器；在工作中使用上述電路構(gòu)成信息可以對(duì)電路構(gòu)成進(jìn)行再構(gòu)成的可編程邏輯電路；把與上述各電路有關(guān)的輸入數(shù)據(jù)和輸出數(shù)據(jù)存儲(chǔ)在每個(gè)上述各電位電路中的處理數(shù)據(jù)存儲(chǔ)器；對(duì)上述各電路的每個(gè)監(jiān)視對(duì)上述處理數(shù)據(jù)存儲(chǔ)器的上述輸入或者輸出數(shù)據(jù)中的至少一方的存儲(chǔ)量，當(dāng)這些存儲(chǔ)量滿足某一條件時(shí)，變更上述可編程邏輯電路的電路構(gòu)成的控制單元。在用可編程邏輯電路來(lái)分時(shí)地使多個(gè)單位電路工作時(shí)，可以自動(dòng)地分配各單位電路所需要的處理能力。
文檔編號(hào)G06F17/50GK1601904SQ200410079888
公開(kāi)日2005年3月30日 申請(qǐng)日期2004年9月23日 優(yōu)先權(quán)日2003年9月24日
發(fā)明者菅野伸一, 宮本幸昌, 樽家昌也, 大根田拓 申請(qǐng)人:株式會(huì)社東芝