專利名稱：用于在ic制造中提高成品率的方法和服務(wù)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種使用制造數(shù)據(jù)和各種算法來優(yōu)化VLSI電路設(shè)計以在IC制造中確保更佳成品率的方法。
背景技術(shù)：
超大規(guī)模集成電路(VLSI)布局的臨界面積是這樣一種度量，該度量反映了布局對在制造工藝過程中引入的隨機缺陷的敏感度。臨界面積被廣泛地用來預(yù)測VLSI芯片的成品率。由于對控制成本日益增長的需求，成品率預(yù)測在當(dāng)今的VLSI制造中是很重要的。一種用于成品率估計的模型基于臨界面積的概念，這代表了由于制作過程中的隨機(點式)缺陷而造成的在成品率損耗分析中的主要計算問題。點式缺陷是由比如材料和設(shè)備中的塵土和其它污染物這樣的顆粒引起的，并且被分成兩類引起不同傳導(dǎo)區(qū)之間短路的“多余材料”缺陷和引起開路的“缺失材料”缺陷。
因此，本發(fā)明的一個目的在于提供一種自動地在設(shè)計階段過程中標(biāo)識和分析IC電路布局的臨界面積并且通過修改設(shè)計來減小缺陷概率的手段。自動化設(shè)計修改將通過減小源于污染物或者雜質(zhì)的故障的概率而不造成新的設(shè)計問題從而在制造中提高成品率。換言之，該方法提供約束優(yōu)化。

發(fā)明內(nèi)容
本發(fā)明提供一種使用臨界面積信息、設(shè)計方法規(guī)則、制造基本規(guī)則、制造工藝數(shù)據(jù)和自動化來優(yōu)化VLSI布局的方法。從初始的集成電路物理設(shè)計開始，本發(fā)明將變量與設(shè)計中形狀的邊的位置相關(guān)聯(lián)。本發(fā)明使用變量來確定臨界面積貢獻(xiàn)成本。臨界面積貢獻(xiàn)包括邊之間間隔的電性故障特征的測量，并且代表在制造過程中出現(xiàn)故障的概率。本發(fā)明在跨經(jīng)集成電路設(shè)計的第一方向上以迭代方法優(yōu)化邊的位置和尺寸以減小臨界面積貢獻(xiàn)成本從而產(chǎn)生經(jīng)修正的集成電路設(shè)計。本發(fā)明可選地在第二方向上對經(jīng)修正的集成電路設(shè)計重復(fù)此過程以進(jìn)一步減小臨界面積貢獻(xiàn)成本，然后可選地根據(jù)是否可以進(jìn)一步減小布局的臨界面積來重復(fù)第一尺寸和第二尺寸的優(yōu)化。
與現(xiàn)有的成品率優(yōu)化方法不同，本發(fā)明的方法使用實際的制造數(shù)據(jù)來標(biāo)識可能的故障在制造工藝過程中將在何處出現(xiàn)。根據(jù)各故障類型將對成品率產(chǎn)生不利影響的可能性而對該故障類型賦予權(quán)重。此信息被饋送到優(yōu)化算法中。該方法使用臨界面積分析(CAA)技術(shù)來標(biāo)識該設(shè)計中的臨界面積，這些技術(shù)包括Voronoi圖、共長計算和Monte Carlo(蒙特卡羅)仿真。還可以使用其它已知算法，比如遺傳算法、神經(jīng)網(wǎng)絡(luò)和統(tǒng)計分析方法。一旦已經(jīng)對臨界面積進(jìn)行標(biāo)識和加權(quán)，該方法就通過使用若干技術(shù)來減輕臨界面積的影響。例如，結(jié)構(gòu)的形狀修改和移動結(jié)構(gòu)在設(shè)計內(nèi)的位置。
為了最小化可用資源的使用并且加速設(shè)計過程，該方法在可能有多個故障在給定面積中時集中于權(quán)重較高的故障上并且緩解這些臨界面積的風(fēng)險。該設(shè)計優(yōu)化過程消除了對在減輕臨界故障與可用設(shè)計時間和資源之間進(jìn)行權(quán)衡的需要，原因是它花費相同數(shù)量的時間來修復(fù)已經(jīng)根據(jù)制造數(shù)據(jù)而標(biāo)識的所有經(jīng)標(biāo)識的臨界面積。
當(dāng)結(jié)合以下描述和附圖來考慮時，將更好地認(rèn)識和理解本發(fā)明的這些以及其它方面和目的。然而，應(yīng)當(dāng)理解，以下示例性而非限制性地給出詳細(xì)描述，其中說明本發(fā)明的優(yōu)選實施例及其大量具體細(xì)節(jié)?？梢栽诒景l(fā)明的范圍內(nèi)進(jìn)行很多改變和修改而不脫離本發(fā)明的精神，并且本發(fā)明涵蓋了所有這樣的修改。


圖1是使用共長(common run)分析的電路優(yōu)化方法的流程圖。
圖2a和圖2b是使用結(jié)構(gòu)之間的共長目標(biāo)的電路優(yōu)化的例子。
圖3a和3b是使用結(jié)構(gòu)內(nèi)的共長目標(biāo)的電路優(yōu)化的其它例子。
圖4是示例性Voronoi圖和樣本電路布局。
圖5是使用Voronoi圖的電路優(yōu)化方法的流程圖。
圖6a和圖6b是使用臨界面積減小目標(biāo)的電路優(yōu)化的例子。
圖7a和圖7b示出了使用這里描述的方法針對開路故障來減小臨界面積的例子。
圖8a和圖8b示出了使用結(jié)構(gòu)之間的臨界面積值的電路優(yōu)化的例子。
圖9a和圖9b示出了使用結(jié)構(gòu)內(nèi)的臨界面積值的電路優(yōu)化的例子。
圖10是使用從布局的非Voronoi圖CAA中得出的臨界面積值的電路優(yōu)化方法的流程圖。
圖11是本發(fā)明在其上工作的計算機系統(tǒng)的框圖。
具體實施例方式
本發(fā)明公開了用于標(biāo)識VLSI電路中的臨界面積的三個實施例。但本領(lǐng)域技術(shù)人員將意識到可以使用涉及到公式、變量和算法的其它實施例。第一實施例描述了這樣的方法，該方法使用對兩個平行的布局形狀外邊之間的臨界面積的一階逼近。第二實施例描述了這樣的方法，該方法使用Voronoi圖來對具有任意取向和位置的邊之間的臨界面積進(jìn)行標(biāo)識和區(qū)分優(yōu)先次序。本發(fā)明的第三實施例使用非Voronoi CAA工具，該工具具有在布局的具體位置示出臨界面積值的功能。本發(fā)明還包括這樣的方法，該方法減小通過這里描述的任何方法所標(biāo)識的臨界面積，由此減小在制造過程中產(chǎn)生缺陷的概率，從而增加成品率。請注意術(shù)語“結(jié)構(gòu)”在本說明書的上下文中有時稱為術(shù)語“形狀”并且與之同義。結(jié)構(gòu)或者形狀具有與之關(guān)聯(lián)的固有幾何。
圖1圖示了第一實施例的方法，該方法使用共長來標(biāo)識IC布局中的臨界面積。在步驟100中，該方法獲取由制造工藝提供的缺陷密度數(shù)據(jù)。此數(shù)據(jù)針對各種缺陷機制(例如在層M1上引起短路的故障)來給出所估計的故障密度，并且為步驟102提供輸入。在步驟102中，該方法基于缺陷數(shù)據(jù)來測量臨界面積。
在步驟104中，對于給定的布局，該方法掃描該布局并且針對設(shè)計中的各形狀來記錄L/S，其中L是相鄰平行邊之間的共長，而S是邊之間的距離。該方法比較所記錄的信息與缺陷密度數(shù)據(jù)以標(biāo)識臨界面積并且進(jìn)而標(biāo)識具有較高故障概率的臨界面積。根據(jù)該方法是操縱同一聯(lián)合形狀中(例如為了處理開路)的邊還是兩個不同聯(lián)合形狀中(例如為了處理短路)的邊，向這些臨界面積中的各臨界面積所分配的權(quán)重是L/S與針對短路、開路、隨機缺陷或者故障組合的層特定的(layer-specfic)常數(shù)之間的乘積。這些故障常數(shù)代表在制造線中就所探討的缺陷類型而言在那一層中的相對故障發(fā)生率。
在步驟106中，該方法在步驟104所標(biāo)識的臨界面積內(nèi)在稱為優(yōu)化方向的一個方向上(例如垂直地、水平地)構(gòu)建一組逐段線性的逐對目標(biāo)。對于各對相向邊，該方法構(gòu)建這樣的線性目標(biāo)，該目標(biāo)嘗試將邊移開(對于垂直于優(yōu)化方向的邊)或者減小邊彼此相向的距離(對于平行于優(yōu)化方向的邊)。該方法還基于所評價的層以及所探討的邊是在同一聯(lián)合形狀中(即對于開路)還是在不同聯(lián)合形狀中(即對于短路)來向目標(biāo)分配權(quán)重。
在步驟108中，該方法形成用于優(yōu)化的方法和基本規(guī)則約束。該方法基于基本規(guī)則和拓?fù)浼s束對各形狀的邊可以移開多遠(yuǎn)或者移在一起多近以及某些形狀所能容許的尺寸施以限制。例如，在某些設(shè)計方法中，在邊界附近的結(jié)構(gòu)不能移動到邊界以外或者可能不能移動到離邊界的距離比指定的距離更近。另外，不能允許結(jié)構(gòu)放寬到它到相鄰形狀的連接點。此外，該方法創(chuàng)建這樣的約束，這些約束確保所修改的電路服從時序要求和邏輯要求。
在步驟110中，該方法優(yōu)化該設(shè)計以滿足在步驟106中標(biāo)識的共長和間隔目標(biāo)。例如，移動邊通過使矩形更短由此減小L或者通過使矩形更寬由此增加S來減小水平矩形形狀的開路臨界面積。減小不同形狀的兩個相向垂直邊之間的短路臨界面積是通過減小共長由此減小L或者通過將邊進(jìn)一步移開由此增加S來實現(xiàn)的。
在步驟112中，該方法根據(jù)來自步驟110的優(yōu)化結(jié)果來修改該設(shè)計的布置和/或形狀，從而使用新的結(jié)構(gòu)位置來更新布局。為了減小共長而將邊移開的距離是一個小值，例如制造柵格中的少量步長。通過在任何優(yōu)化步驟中將任一邊的改變限制于一個小的數(shù)量，該方法使得可以在下一后續(xù)優(yōu)化運行過程中發(fā)現(xiàn)和優(yōu)化由邊的相對移動所引起的新關(guān)系。
圖2圖示了為了減小共長而改變形狀位置和/或幾何的例子。圖2a示出了使得L有效地減小的形狀邊可能的新位置。圖2b示出了增加S的移動可能性?？偠灾?，兩個平行邊的共長是它們相互平行延伸的距離。一般來說，故障的概率隨著兩個邊之間共長的變大和/或任兩個邊之間距離的變小而增加。因此，故障的概率隨著可以通過減小L和/或通過增加S來實現(xiàn)的數(shù)量L/S的減小而降低。
圖3示出了為了減小共長而改變形狀幾何的另一例子。圖3a圖示了通過減小長度L以減小開路故障概率來優(yōu)化CA1。圖3b圖示了通過增加S以減小開路故障概率來優(yōu)化CA2。
基于來自步驟106的L/S而向臨界面積分配的權(quán)重使得該方法可以做出邊位置的權(quán)衡，并且使得該方法可以通過減小臨界面積以對成品率具有最有益影響的方式來使用可用的空白空間，其中該L/S是對邊的臨界面積貢獻(xiàn)的一階逼近。這些權(quán)衡是由于該方法所執(zhí)行的數(shù)學(xué)優(yōu)化而自動實現(xiàn)的。
在步驟114中，該方法使用任何測量臨界面積的方法(即不限于這里用于優(yōu)化步驟的測量)來測量從步驟112得到的布局的臨界面積。例如，Monte Carlo、Voronoi、幾何擴張等。
在步驟116中，該方法比較步驟114的臨界面積測量與步驟102(對于第一迭代)或者前一迭代的步驟114(對于第一迭代以外的迭代)的臨界面積測量，并且確定臨界面積是否已經(jīng)減小到足以提高成品率預(yù)測值。如果不是，則該方法結(jié)束而不保存所修改的布局。如果是，則如步驟118中所示保存結(jié)果和所修改的布局。該方法然后返回到步驟104，并且針對同一層重復(fù)掃描、掃描不同的層或者在不同方向上掃描，例如在垂直于第一方向的方向上掃描。
下文是根據(jù)本發(fā)明可以用來針對短路來執(zhí)行優(yōu)化方法的算法的例子?？梢葬槍υO(shè)計中的各金屬級來重復(fù)該算法。該例子作為偽代碼示出。
向?qū)咏饘賍1上的形狀的所有垂直邊分配變量。
使用具有水平掃描線的掃描線程序，進(jìn)行以下操作對于金屬_1上的各對相向垂直聯(lián)合邊e_ i和e_j(如圖2b中)假設(shè)x_i和x_j分別是向兩邊e_i和e_j分配的變量，其中e_j是具有較大起始x坐標(biāo)值的邊測量邊之間的距離S測量兩個邊的共長L添加目標(biāo)函數(shù)alpha*(K_s_1)*(x_j-x_i)，其中alpha＝L/S，而K_s是代表向金屬_1上的短路缺陷賦予的權(quán)重的常數(shù)添加約束函數(shù)abs(x_i-x_i*)＜＝d和abs(x_j-x_j*)＜＝d，其中x_i*是邊e_i的起始位置；x_j*是邊e_j的起始位置，而d是如下常數(shù)，該常數(shù)是基礎(chǔ)制造柵格的某一個小的倍數(shù)對于金屬_1上的聯(lián)合邊所形成的各凸角，假設(shè)e_i是形成凸角的垂直邊假設(shè)e_j是形成另一凸角從而得到兩個相向水平邊的垂直邊(如圖2a中)假設(shè)x_i和x_j分別是向兩邊e_i和e_j分配的變量，其中e_j是具有較大起始y坐標(biāo)的邊測量邊之間的距離S
測量兩邊的共長L添加目標(biāo)函數(shù)alpha*(K_s_1)*(x_j-x_i)，其中alpha＝L/S，而K_s是代表向金屬_1上的短路缺陷賦予的權(quán)重的常數(shù)添加約束函數(shù)abs(x_i-x_i*)＜＝d和abs(x_j-x_j*)＜＝d，其中x_i*是邊e_i的起始位置；x_j*是邊e_j的起始位置，而d是如下常數(shù)，該常數(shù)是基礎(chǔ)制造柵格的某一個小的倍數(shù)在本發(fā)明的第二實施例中，在VLSI設(shè)計中標(biāo)識臨界面積的方法使用了Voronoi圖，在圖4中示出了該圖的例子。Voronoi圖用來增強臨界面積的計算。一組2D幾何元素(多邊形、線段和點)的Voronoi圖是將平面分割成代表在該平面中與特定幾何元素最近的那些點的區(qū)。這里，“最近”就適當(dāng)?shù)膸缀味员欢x用來代表缺陷。這些區(qū)稱為Voronoi單元310，各單元與它的定義幾何元素312相關(guān)聯(lián)，這些元素稱為該單元的屬主。將兩個Voronoi單元相分離的點集稱為Voronoi等分線314。三個或者更多Voronoi等分線314(或者Voronoi單元310)的匯合點稱為Voronoi頂點316。
基于電路設(shè)計并且在適當(dāng)?shù)膸缀沃拢琕oronoi圖可以被構(gòu)造用來對多余材料和缺失材料點式缺陷的影響進(jìn)行建模。Voronoi圖將電路設(shè)計分割成Voronoi單元，在這些單元內(nèi)出現(xiàn)的缺陷引起設(shè)計中相同的兩個形狀邊之間的電性故障。此信息然后可以用來計算臨界面積(例如參見美國專利6,317,859、6,247,853和6,178,539)。前文是本發(fā)明用于使用Voronoi圖來標(biāo)識臨界面積的方法并且在圖5中示出。
在圖5的步驟400中，該方法獲取來自制造的缺陷密度數(shù)據(jù)。此數(shù)據(jù)包括與針對制造線中給定技術(shù)的隨機缺陷成品率問題的發(fā)生率有關(guān)的信息。
在步驟402中，該方法測量臨界面積。根據(jù)在步驟400中獲取的缺陷密度數(shù)據(jù)，該方法標(biāo)識設(shè)計中的臨界面積。在步驟404中，該方法創(chuàng)建將布局分割成分離的臨界面積區(qū)的Voronoi圖。然后針對這些區(qū)中的各區(qū)標(biāo)識一對布局邊。此標(biāo)識揭示了布局中哪些成對的邊可以相互作用產(chǎn)生隨機缺陷開路(當(dāng)邊在同一聯(lián)合形狀中時)或者隨機缺陷短路(當(dāng)邊在不同聯(lián)合形狀中時)。
在步驟406中，該方法掃描在其中映射臨界面積區(qū)的布局，并且計算具有較高故障概率的臨界面積(根據(jù)故障容限閾值)。根據(jù)該方法是操縱同一聯(lián)合形狀中(例如為了處理開路)的邊還是兩個不同聯(lián)合形狀中(例如為了處理短路)的邊，向這些臨界面積中的各臨界面積分配的權(quán)重是Voronoi單元特征與針對短路、開路、隨機缺陷或者故障組合的層特定的常數(shù)之間的乘積。這些故障常數(shù)代表在制造線中就所探討的缺陷類型而言在那一層中的相對故障發(fā)生率。圖6a示出了易于產(chǎn)生可能引起短路的缺陷的臨界面積區(qū)的例子。
在步驟408中，該方法形成用于優(yōu)化的方法和基本規(guī)則約束?；疽?guī)則約束包括對能夠?qū)Σ季中螤詈?或它的位置進(jìn)行的改變的程度的限制以便確保所得到的優(yōu)化設(shè)計滿足設(shè)計方法約束、時序和邏輯要求以及可制造性要求。該優(yōu)化必須保持在這一步驟所定義的邊界內(nèi)。
在步驟410中，該方法根據(jù)在步驟406中分配的臨界面積權(quán)重來形成用于優(yōu)化的逐段線性目標(biāo)。這些目標(biāo)連同在步驟408中定義的約束一起包括了全部的設(shè)計優(yōu)化約束。對于改變的最大限制的例子在圖6b中示出為虛線區(qū)域。在圖6b中，兩個形狀不能移動到新配置無法滿足具體時序要求的一點(即在虛線邊界以外)。類似地，優(yōu)化目標(biāo)可以針對該設(shè)計內(nèi)的固定參考點如點x＝0、y＝0來定義。例如，該方法創(chuàng)建如圖6b中所示對形狀相對于此固定參考點的移動進(jìn)行限制的目標(biāo)。
在步驟412中，該方法執(zhí)行對布局設(shè)計的優(yōu)化以便減小布局內(nèi)的臨界面積。該優(yōu)化包括改變形狀和移動形狀在布局內(nèi)的位置并且遵循預(yù)定約束。例如，該方法標(biāo)識成對的平行Voronoi邊，并且如圖6a中所示將邊移動到在一起更近以便減小短路的概率或者如圖6b中所示將邊移動到相距更遠(yuǎn)。結(jié)果是減小臨界面積CA1和CA2的故障概率。
在步驟414中，該方法更新布局以反映在步驟412中所標(biāo)識的改變，由此創(chuàng)建新的布局。
在步驟416中，針對新的布局來計算臨界面積。基于新的臨界面積計算，該方法計算新的成品率預(yù)測值。在編號為6,178,539的美國專利的等式2中將示例性臨界面積計算公式具體地描述如下Ac=∫0+∞A(r)D(r)dr]]>其中Ac是臨界面積值，A(r)是具有如下性質(zhì)的點集的面積，即中心落在此集中的半徑為r的缺陷引起故障，而D(r)是缺陷分布函數(shù)(即半徑為r的缺陷將在布局中出現(xiàn)的概率)。然而，正如本領(lǐng)域技術(shù)人員將理解到的，該計算可以通過任何其它合理的技術(shù)或者公式來執(zhí)行。
在步驟418中，該方法比較新的成品率預(yù)測值與前一成品率預(yù)測值以確定新的布局是否已經(jīng)減小臨界面積；如果是，則該方法保存新的布局設(shè)計(步驟420)并且返回到步驟404，如果不是，則該方法退出而不保存新的布局。
圖7示出了各方法如何減輕開路故障概率的例子。圖7a示出了通過增加S而保持L恒定來減小開路故障的臨界面積。類似地，圖7b示出了形狀的增加的面積，這減小了開路故障在該結(jié)構(gòu)上的概率。
圖8和圖9代表本發(fā)明的第三實施例的例子。第三實施例使用了計算地理面積的一般的臨界面積分析工具，這些地理面積具有用于這些面積的對應(yīng)臨界面積數(shù)值，從而可以用布局中的原邊(originaledge)來標(biāo)識這些面積。圖8a示出了兩個形狀之間的臨界面積值a2以及對應(yīng)的優(yōu)化方向。類似地，圖8b示出了對應(yīng)的臨界面積數(shù)值a1以及用于移動形狀以減小短路概率的優(yōu)化方向的另一例子。圖9a和圖9b示出了與單獨形狀內(nèi)的開路相對應(yīng)的臨界面積數(shù)值以及各自對應(yīng)的優(yōu)化方向的例子。
圖10圖示了第三實施例的方法，該方法使用地理面積信息以及與這些位置相關(guān)聯(lián)的臨界面積值來標(biāo)識IC布局中的臨界面積。在步驟600中，該方法獲取由制造工藝所提供的缺陷密度數(shù)據(jù)。此數(shù)據(jù)針對各種缺陷機制(例如在層M1上引起短路的故障)來給出所估計的故障密度，并且為步驟602提供輸入。在步驟602中，該方法基于缺陷數(shù)據(jù)來測量臨界面積。
在步驟604中，對于給定的布局，該方法掃描該布局并且針對設(shè)計中的各地理面積來記錄臨界面積值。該方法比較所記錄的信息與缺陷密度數(shù)據(jù)以標(biāo)識和映射臨界面積。
在步驟606中，該方法在步驟604所標(biāo)識的臨界面積內(nèi)在稱為優(yōu)化方向的一個方向上(例如垂直地、水平地)構(gòu)建一組逐對目標(biāo)。對于各臨界面積值，該方法構(gòu)建這樣的逐段線性目標(biāo)，該目標(biāo)嘗試如圖8和圖9中所示將幾何移開或者減小幾何之間的距離。該方法還基于所評價的層以及所探討的幾何是在同一聯(lián)合形狀中(即對于開路)還是在不同聯(lián)合形狀中(即對于短路)來向目標(biāo)分配權(quán)重。
在步驟608中，該方法形成用于優(yōu)化的方法和基本規(guī)則約束。該方法基于基本規(guī)則、拓?fù)浼s束以及下層電路的電性要求和邏輯要求來對各形狀的幾何位置可以移開多遠(yuǎn)施以限制。
在步驟610中，該方法優(yōu)化該設(shè)計以滿足在步驟606中標(biāo)識的臨界面積值目標(biāo)。例如，修改幾何或者結(jié)構(gòu)的形狀以針對開路來減小它的臨界面積可以通過使它更短或者更寬來實現(xiàn)。修改兩個不同結(jié)構(gòu)的幾何以針對短路來減小它們的臨界面積可以通過將它們進(jìn)一步移開或者通過減小它們的共長來實現(xiàn)。
在步驟612中，該方法根據(jù)來自步驟610的優(yōu)化結(jié)構(gòu)來修改該設(shè)計的布置和/或形狀，從而使用新的結(jié)構(gòu)位置來更新布局。幾何面積被擴張或者收縮的數(shù)量是一個小值，例如制造柵格中的少量步長。通過在任何優(yōu)化步驟中將任一幾何的改變限制于一個小的數(shù)量，該方法使得可以在下一后續(xù)優(yōu)化運行過程中發(fā)現(xiàn)和優(yōu)化由幾何的相對移動所引起的新關(guān)系。
在步驟614中，該方法使用任何測量臨界面積的方法(即不限于這里用于優(yōu)化步驟的測量)來測量從步驟612得到的布局的臨界面積。例如，Monte Carlo、Voronoi、幾何擴張等。
在步驟616中，該方法比較步驟614的臨界面積測量與第一迭代中步驟602的臨界面積測量或者對于第一迭代以外的迭代而言來自前一迭代的步驟614中的結(jié)果，并且確定臨界面積是否已經(jīng)減小到足以提高成品率預(yù)測值。如果不是，則該方法結(jié)束而不保存所修改的布局。如果是，則如步驟618中所示保存結(jié)果和所修改的布局。該方法然后返回到步驟604，并且針對同一層重復(fù)掃描、掃描不同的層或者在不同方向上掃描，例如在垂直于第一方向的方向上掃描。
一般而言，這里描述的方法是以通用計算機來實現(xiàn)的，而該方法可以在可移動介質(zhì)或者硬介質(zhì)中編碼成指令集以供通用計算機使用。圖11是用于實現(xiàn)本發(fā)明的通用計算機的示意性框圖。圖11示出了具有至少一個微處理器或者中央處理單元(CPU)705的計算機系統(tǒng)700。CPU 705經(jīng)由系統(tǒng)總線720互連到隨機存取存儲器(RAM)710、只讀存儲器(ROM)715、用于連接可移動和/或程序存儲設(shè)備755以及海量數(shù)據(jù)和/或程序存儲設(shè)備750的輸入/輸出(I/O)適配器730、用于連接鍵盤765和鼠標(biāo)760的用戶接口735、用于連接數(shù)據(jù)端口745的端口適配器725和用于連接顯示器設(shè)備770的顯示器適配器740。ROM 715包含用于計算機系統(tǒng)700的基本操作系統(tǒng)。可移動數(shù)據(jù)和/或程序存儲設(shè)備755的例子包括磁性介質(zhì)如軟驅(qū)、磁帶驅(qū)動器、便攜式閃存驅(qū)動器、zip驅(qū)動器以及光學(xué)介質(zhì)如CD ROM或者DVD驅(qū)動器。海量數(shù)據(jù)和/或程序存儲設(shè)備750的例子包括硬盤驅(qū)動器和非易失性存儲器如閃存。除鍵盤765和鼠標(biāo)760之外，比如跟蹤球、書寫板、壓板、麥克風(fēng)、光筆和位置感應(yīng)屏幕顯示器這樣的其它用戶輸入設(shè)備可以連接到用戶接口735。顯示器設(shè)備770的例子包括陰極射線管(CRT)和液晶顯示器(LCD)。
計算機程序可以由本領(lǐng)域技術(shù)人員創(chuàng)建并且被存儲于計算機系統(tǒng)700或者數(shù)據(jù)和/或可移動程序存儲設(shè)備765中以簡化本發(fā)明的實現(xiàn)。在操作中，被創(chuàng)建為實現(xiàn)本發(fā)明的計算機程序的信息被加載于適當(dāng)?shù)目梢苿訑?shù)據(jù)和/或程序存儲設(shè)備755上、通過數(shù)據(jù)端口745來饋送、或者使用鍵盤765來輸入。用戶通過操縱計算機程序所執(zhí)行的功能并且經(jīng)由上述數(shù)據(jù)輸入裝置來提供其它數(shù)據(jù)輸入從而控制該程序。顯示器設(shè)備770為用戶提供準(zhǔn)確地控制計算機程序并且執(zhí)行這里描述的期望任務(wù)的手段。
可以將如這里描述的布局設(shè)計優(yōu)化過程執(zhí)行為對客戶的服務(wù)。作為服務(wù)，客戶向電路制造商提供電路布局。電路制造商然后將當(dāng)前的制造數(shù)據(jù)連同這里描述的分析方法如例如Voronoi、共長、MonteCarlo或者臨界面積值中的一種或者多種方法一起使用，并且通過改變布局設(shè)計所包含的形狀的幾何尺寸和/或位置來執(zhí)行優(yōu)化。與客戶所設(shè)計的原電路布局相比，所得到的布局具有更小的臨界面積并且因此具有更高的成品率潛力。制造商使用經(jīng)改進(jìn)的電路設(shè)計來制造客戶的集成電路。所生產(chǎn)的電路具有更高的成品率，從而只需制造更少的批次即可滿足客戶的需要?？蛻粲捎趶木唧w體現(xiàn)在本發(fā)明中的設(shè)計優(yōu)化技術(shù)獲得的更高成品率而節(jié)約了資金。此外，制造商由于更少的批次而具有更多的生產(chǎn)能力并且可以使用額外的生產(chǎn)能力來增加制造收入。
應(yīng)當(dāng)認(rèn)為以上描述和附圖僅僅是對實現(xiàn)本發(fā)明的特征和優(yōu)點的示例性實施例進(jìn)行說明。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)認(rèn)識到，可以對具體的布局設(shè)計、用于執(zhí)行臨界面積分析和優(yōu)化的系統(tǒng)、分析臨界面積的方法和結(jié)構(gòu)的幾何進(jìn)行修改和替換而不脫離本發(fā)明的精神和范圍。因而，不應(yīng)認(rèn)為本發(fā)明受限于前文的描述的附圖。
權(quán)利要求
1.一種提高成品率的方法，包括以下步驟標(biāo)識具有至少一個結(jié)構(gòu)的設(shè)計的一個或者多個臨界面積區(qū)；定義一個或者多個約束，所述約束限制對所述設(shè)計所進(jìn)行的改變的程度；定義一個或者多個目標(biāo)；改變所述設(shè)計的一個或者多個特征從而減小臨界面積。
2.根據(jù)權(quán)利要求1所述的方法，其中所述標(biāo)識臨界面積的步驟包括將可制造性數(shù)據(jù)與所述設(shè)計相比較的步驟。
3.根據(jù)權(quán)利要求2所述的方法，其中所述定義約束和目標(biāo)的步驟包括提供設(shè)計規(guī)則；提供設(shè)計功能要求；標(biāo)識和存儲臨界面積數(shù)據(jù)；以及使用所述臨界面積數(shù)據(jù)來開發(fā)滿足所述給定規(guī)則和要求的一組約束和目標(biāo)。
4.根據(jù)權(quán)利要求3所述的方法，其中所述目標(biāo)選自于逐段線性、逐對、間隔、共長、臨界面積和距離中的至少一個。
5.根據(jù)權(quán)利要求4所述的方法，其中所述標(biāo)識臨界面積的步驟還包括以下步驟創(chuàng)建所述設(shè)計的Voronoi圖；以及針對所述Voronoi圖中的各Voronoi面來計算臨界面積以標(biāo)識臨界面積區(qū)內(nèi)的至少一個結(jié)構(gòu)。
6.根據(jù)權(quán)利要求5所述的方法，其中所述改變所述結(jié)構(gòu)的一個或者多個特征的步驟包括改變位于所述臨界面積區(qū)內(nèi)的結(jié)構(gòu)的參數(shù)值，其中所述改變是由所述目標(biāo)確定的并且滿足所述一組約束。
7.根據(jù)權(quán)利要求6所述的方法，其中所述值是與Voronoi面相對應(yīng)的垂直邊和水平邊對。
8.根據(jù)權(quán)利要求3所述的方法，還包括以下步驟針對所述設(shè)計的多個結(jié)構(gòu)中的各結(jié)構(gòu)來測量共長以標(biāo)識位于臨界面積區(qū)內(nèi)的至少一個結(jié)構(gòu)。
9.根據(jù)權(quán)利要求8所述的方法，其中所述改變所述結(jié)構(gòu)的一個或者多個特征的步驟包括改變位于所述臨界面積區(qū)內(nèi)的結(jié)構(gòu)的參數(shù)值，其中所述改變是由所述目標(biāo)確定的并且滿足所述一組約束。
10.根據(jù)權(quán)利要求9所述的方法，其中所述值是形狀尺寸，其中所述尺寸是寬度或者長度。
11.根據(jù)權(quán)利要求9所述的方法，其中所述值是形狀的角度。
12.根據(jù)權(quán)利要求9所述的方法，其中所述值是至少兩個結(jié)構(gòu)之間的距離。
13.根據(jù)權(quán)利要求3所述的方法，還包括以下步驟針對所述設(shè)計的多個結(jié)構(gòu)中的各結(jié)構(gòu)來測量臨界面積值以標(biāo)識位于臨界面積區(qū)內(nèi)的至少一個結(jié)構(gòu)。
14.根據(jù)權(quán)利要求13所述的方法，其中所述改變所述結(jié)構(gòu)的一個或者多個特征的步驟包括改變位于所述臨界面積區(qū)內(nèi)的結(jié)構(gòu)的參數(shù)值，其中所述改變是由所述目標(biāo)確定的并且滿足所述一組約束。
15.根據(jù)權(quán)利要求14所述的方法，其中所述值是臨界面積值。
16.根據(jù)權(quán)利要求14所述的方法，其中所述值是結(jié)構(gòu)相對于所述設(shè)計中固定參考點的位置。
17.根據(jù)權(quán)利要求14所述的方法，其中所述值是至少兩個結(jié)構(gòu)之間的距離。
18.一種計算機可讀程序設(shè)備，包括用于基于多個參數(shù)來優(yōu)化集成電路布局的程序，其中所述程序使用所述參數(shù)來執(zhí)行臨界面積分析、創(chuàng)建優(yōu)化約束和目標(biāo)、并且在所述約束內(nèi)改變所標(biāo)識的結(jié)構(gòu)以減小臨界面積。
19.根據(jù)權(quán)利要求18所述的計算機可讀程序設(shè)備，其中所述參數(shù)包括制造數(shù)據(jù)、結(jié)構(gòu)幾何、結(jié)構(gòu)位置和Voronoi圖中的至少一個。
20.根據(jù)權(quán)利要求18所述的計算機可讀程序設(shè)備，其中所述改變包括所述結(jié)構(gòu)的至少一個幾何尺寸的改變。
21.根據(jù)權(quán)利要求18所述的計算機可讀程序設(shè)備，其中所述改變包括與所述結(jié)構(gòu)相關(guān)聯(lián)的至少一個臨界面積值的改變。
22.根據(jù)權(quán)利要求18所述的計算機可讀程序設(shè)備，其中所述改變包括移動所述結(jié)構(gòu)的至少一個邊。
23.根據(jù)權(quán)利要求18所述的計算機可讀程序設(shè)備，其中所述改變包括將結(jié)構(gòu)移動到第二映射位置。
24.一種用于提高集成電路制造成品率的服務(wù)，包括以下步驟提供具有至少一個結(jié)構(gòu)的客戶IC設(shè)計布局；提供制造數(shù)據(jù)；根據(jù)所述數(shù)據(jù)來分析所述布局；標(biāo)識臨界面積；創(chuàng)建優(yōu)化目標(biāo)；在至少一個臨界面積內(nèi)對所述結(jié)構(gòu)的一個或者多個幾何執(zhí)行改變以創(chuàng)建第二布局；根據(jù)所述數(shù)據(jù)分析所述第二布局；如果所述第二布局以減小的臨界面積為特征則接受所述第二布局。
25.根據(jù)權(quán)利要求24所述的服務(wù)，其中所述改變包括所述結(jié)構(gòu)的至少一個幾何尺寸的改變。
26.根據(jù)權(quán)利要求24所述的服務(wù)，其中所述改變包括與所述結(jié)構(gòu)相關(guān)聯(lián)的至少一個臨界面積值的改變。
27.根據(jù)權(quán)利要求24所述的服務(wù)，其中所述改變包括移動所述結(jié)構(gòu)的至少一個邊。
28.根據(jù)權(quán)利要求24所述的服務(wù)，其中所述改變包括將所述結(jié)構(gòu)的地理位置移動到相對于所述布局的第二位置。
29.根據(jù)權(quán)利要求24所述的服務(wù)，其中根據(jù)所述第二布局來制造至少一個集成電路。
全文摘要
一種用于優(yōu)化集成電路設(shè)計以提高制造成品率的方法和服務(wù)。本發(fā)明使用制造數(shù)據(jù)和算法來標(biāo)識具有高故障概率的面積，即臨界面積。本發(fā)明還改變電路設(shè)計的布局以減小臨界面積，由此減小在制造過程中出現(xiàn)故障的概率。標(biāo)識臨界面積的方法包括共長、幾何映射和Voronoi圖。優(yōu)化包括但不限于形狀尺寸的增量式移動和調(diào)整直至實現(xiàn)優(yōu)化目標(biāo)和減小臨界面積。
文檔編號G06F17/50GK101093519SQ20071010552
公開日2007年12月26日 申請日期2007年5月24日 優(yōu)先權(quán)日2006年6月19日
發(fā)明者J·希比勒, R·F·沃克, A·M·查, F·D·貝克, M·S·格雷, M·Y·坦, R·J·艾倫, D·N·梅納德 申請人:國際商業(yè)機器公司