專利名稱：開關(guān)機方法和計算機的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及計算機領(lǐng)域，尤其涉及一種開關(guān)機方法和計算機。
背景技術(shù)：
隨著信息技術(shù)的發(fā)展，以處理器為基礎(chǔ)的電子設(shè)備，如計算機(PC, Personal Computer),已經(jīng)得到廣泛普及。對于一般的PC來說，在開機之后需要經(jīng)過基 本輸入輸出系統(tǒng)(BIOS, Basic Input Output System)的開機自檢、操作系統(tǒng)載 入和應(yīng)用程序的加載等過程，這個過程通常需要1 2分鐘的時間；并且在關(guān)機 時也需要較長的時間對當(dāng)前工作數(shù)據(jù)進行備份保存。尤其是在PC使用較久的 情況下，由于OS文件的積累越來越多，會使得操作系統(tǒng)載入時間越來越長， 從而導(dǎo)致開關(guān)機的速度越來越慢。上述的問題，會給用戶使用PC時帶來不便; 由于PC開關(guān)機時需要漫長的等待，因此比較浪費時間，會導(dǎo)致工作效率降低， 而且容易讓用戶對PC產(chǎn)生厭倦情緒，降低使用PC的積極性。
現(xiàn)有技術(shù)中通常釆用S3方式來實現(xiàn)PC的快速開關(guān)機，S3是指將PC掛起 到內(nèi)存的一種休眠狀態(tài)。PC在進入S3狀態(tài)時，將當(dāng)前操作系統(tǒng)運行的程序和 數(shù)據(jù)都暫存到內(nèi)存中，此時內(nèi)存需要相應(yīng)的電源來維持工作，而包括硬盤在內(nèi) 的其他硬件則處于關(guān)閉狀態(tài)；PC從S3狀態(tài)開機時，從內(nèi)存中讀取存放的數(shù)據(jù) 并恢復(fù)程序，從而快速進入操作系統(tǒng)。
這種方式雖然可以實現(xiàn)PC的快速開關(guān)機，但是由于S3狀態(tài)下的內(nèi)存需要 電源來維持工作， 一旦電源關(guān)閉，容易造成內(nèi)存中的數(shù)據(jù)丟失，導(dǎo)致操作系統(tǒng) 出錯，嚴(yán)重的時候還會導(dǎo)致操作系統(tǒng)崩潰。
現(xiàn)有技術(shù)中還存在一種釆用S4方式實現(xiàn)PC開關(guān)機方法，S4是指將PC掛 起到硬盤的一種休眠狀態(tài)。PC在進入S4狀態(tài)時，將當(dāng)前操作系統(tǒng)運行的程序和數(shù)據(jù)都存放到硬盤中，此時包括內(nèi)存和硬盤在內(nèi)的所有硬件都處于關(guān)閉狀態(tài)， 無需電源維持；PC從S4狀態(tài)開機時，從硬盤中讀取存放的數(shù)據(jù)并恢復(fù)程序， 從而進入操作系統(tǒng)。
對于S4方式，PC開關(guān)機時需要從硬盤中讀寫數(shù)據(jù)和程序，由于硬盤的讀 寫速度較慢，因此，PC釆用S4方式實現(xiàn)開關(guān)機時，需要較長的時間。
綜上所述，現(xiàn)有的S3方式雖然能夠?qū)崿F(xiàn)PC的快速開關(guān)機，但是S3狀態(tài) 下的內(nèi)存需要電源來維持工作， 一旦電源關(guān)閉，容易造成內(nèi)存中的數(shù)據(jù)丟失； 現(xiàn)有的S4方式雖然不會出現(xiàn)數(shù)據(jù)丟失，但是釆用S4方式實現(xiàn)開關(guān)機，仍需要
耗費較長的時間。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種開關(guān)機方法和計算機，既可以 實現(xiàn)PC的快速開關(guān)機，也不會因為電源的關(guān)閉出現(xiàn)數(shù)據(jù)丟失的現(xiàn)象。 為達到上述目的，本發(fā)明的技術(shù)方案是這樣實現(xiàn)的 本發(fā)明提供了一種開機方法，所述方法包括 獲得計算機的開啟命令；
中央處理器(CPU, Central Processing Unit)根據(jù)所述開啟命令讀取所述 CPU內(nèi)部寄存器的初始值，使所述CPU處于工作狀態(tài)；
控制模塊將所述計算機關(guān)機時刻存儲在非易失性存儲器中的芯片組控制器 的寄存器狀態(tài)值和輸入/輸出(I/O, Input/Output)接口的寄存器狀態(tài)值寫入到 基本輸入輸出系統(tǒng)BIOS中；所述芯片組控制器從所述BIOS中讀取所述芯片組 控制器的寄存器狀態(tài)值，使所述芯片組控制器恢復(fù)至所述計算機關(guān)機時刻的工 作狀態(tài)，所述I/O接口從所述BIOS中讀取所述I/O接口的寄存器狀態(tài)值，使所 述I/O接口恢復(fù)至所述計算機關(guān)機時刻的工作狀態(tài)；
所述控制模塊將所述計算機關(guān)機時刻存儲在所述非易失性存儲器中的內(nèi)存 中的有效數(shù)據(jù)寫入到所述內(nèi)存中，所述CPU處理所述內(nèi)存中的所述有效數(shù)據(jù)， 使計算機恢復(fù)到所述計算機關(guān)機時刻的工作狀態(tài)。所述控制模塊通過外設(shè)組件互連標(biāo)準(zhǔn)(P—CI ， FeripHeral Component Interconnection)總線、或快速外設(shè)組件互連標(biāo)準(zhǔn)(PCI畫E， Peripheral Component Interconnection Express )總線、或串行高級技術(shù)附件(SATA， Serial Advanced Technology Attachment )總線從所述非易失性存儲器中讀取所述芯片組控制器的 寄存器狀態(tài)值、I/O接口的寄存器狀態(tài)值和所述內(nèi)存中的有效數(shù)據(jù)。
該方法進一步包括所述控制模塊從多個所述非易失性存儲器中并行讀取
所述芯片組控制器的寄存器狀態(tài)值、i/o接口的寄存器狀態(tài)值和所述內(nèi)存中的有
效數(shù)據(jù)。
本發(fā)明還提供了一種關(guān)機方法，所述方法包括 獲得關(guān)閉計算機的關(guān)閉命令；
控制模塊根據(jù)所述關(guān)閉命令讀取內(nèi)存中的有效數(shù)據(jù)并將所述有效數(shù)據(jù)寫入 非易失性存儲器中；讀取將芯片組控制器的寄存器狀態(tài)值和I/O接口的寄存器 狀態(tài)值并將所述芯片組控制器的寄存器狀態(tài)值和所述I/O接口的寄存器狀態(tài)值
寫入所述非易失性存儲器中；
切斷所述計算機的電源。
所述控制模塊通過PCI總線、或PCI-E總線、或SATA總線讀取所述內(nèi)存 中的有效數(shù)據(jù)，以及芯片組控制器的寄存器狀態(tài)值和I/O接口的寄存器狀態(tài)值。
該方法進一步包括將所述控制模塊將所述內(nèi)存中的有效數(shù)據(jù)，以及芯片 組控制器的寄存器狀態(tài)值和I/O接口的寄存器狀態(tài)值并行寫入多個所述非易失 性存儲器中。
本發(fā)明還提供了一種計算機，包括
主板；
芯片組，設(shè)置在所述主板上； 中央處理器，設(shè)置在所述主板上，與所述芯片組連接； 硬盤，設(shè)置在所述主板上，與所述芯片組連接，用于存儲數(shù)據(jù)； 內(nèi)存，設(shè)置在所述主板上，與所述芯片組連接，用于存儲待中央處理器處 理的有效數(shù)據(jù)，所述有效數(shù)據(jù)為將所述硬盤中的數(shù)據(jù)經(jīng)所述芯片組處理后寫入到所述內(nèi)存中待所中央處理器處理的數(shù)據(jù)；
1/0接口，設(shè)置在所述主板上，與所述芯片組連接；
控制模塊，設(shè)置在所述主板上，通過高速總線與所述芯片組連接；
非易失性存儲器，設(shè)置在所述主板上，與所述控制模塊連接，用于對所述
計算機在關(guān)機時刻所述芯片組的控制器的寄存器狀態(tài)值、所述I/O接口的寄存
器狀態(tài)值和內(nèi)存中的有效數(shù)據(jù)進行存儲； 電源，與所述主板連接；
其中，所述控制模塊，用于將所述計算機關(guān)機時刻存儲在所述非易失性存 儲器中的所述芯片組的控制器的寄存器狀態(tài)值和所述I/O接口的寄存器狀態(tài)值 寫入到BIOS中；所述芯片組的控制器從所述BIOS中讀取所述芯片組控制器的
寄存器狀態(tài)值，使所述芯片組控制器恢復(fù)至所述計算機關(guān)機時刻的工作狀態(tài)，
所述I/O接口從所述BIOS中讀取所述I/O接口的寄存器狀態(tài)值，使所述I/O接
口恢復(fù)至所述計算機關(guān)機時刻的工作狀態(tài)；將所述計算機關(guān)機時刻存儲在所述 非易失性存儲器中的內(nèi)存中的有效數(shù)據(jù)寫入到所述內(nèi)存中，所述中央處理器處 理所述內(nèi)存中的所述有效數(shù)據(jù)，使計算機系統(tǒng)恢復(fù)到所述計算機關(guān)機時刻的工 作狀態(tài)。
所述控制模塊，進一步用于將所述計算機在關(guān)機時刻內(nèi)存中的有效數(shù)據(jù)、 芯片組控制器的寄存器狀態(tài)值和I/O接口的寄存器狀態(tài)值寫入所述非易失性存 儲器中。
所述非易失性存儲器為多個，且所述多個非易失性存儲器為并行排列。
所述非易失性存儲器為或非快閃存儲器(NandFlash Memory )、或者與非快 閃存儲器(NorFlash Memory )。
所述控制模塊與所述非易失性存儲器之間通過所述高速總線連接。 所述高速總線為PCI總線、或PCI-E總線、或SATA總線。
本發(fā)明所提供的開關(guān)機方法和計算機，利用非易失性存儲器能在無電源供 應(yīng)的情況下長久保存數(shù)據(jù)以及數(shù)據(jù)讀寫速度快的特性，在計算機關(guān)機時，將芯 片組控制器的寄存器狀態(tài)值、1/0接口的寄存器狀態(tài)值和內(nèi)存中的有效數(shù)據(jù)快速寫入非易失性存儲器中，實現(xiàn)快速關(guān)機；而在開機時，則可議從非易失性存儲
器中快速讀取計算機關(guān)機時刻的芯片組控制器的寄存器狀態(tài)值、i/o接口的寄存
器狀態(tài)值和內(nèi)存中的有效數(shù)據(jù)，實現(xiàn)操作系統(tǒng)的快速恢復(fù)。本發(fā)明相比現(xiàn)有的 S3方式，由于非易失性存儲器中存儲的數(shù)據(jù)可以在無電源供應(yīng)的情況下長久保
存，不會依賴于電源維持，也就不會因為電源的關(guān)閉出現(xiàn)數(shù)據(jù)丟失的現(xiàn)象；本
發(fā)明相比現(xiàn)有的S4方式，可以實現(xiàn)更快速的PC開關(guān)機操作。


圖l為本發(fā)明一種計算機的組成結(jié)構(gòu)示意圖一；
圖2為本發(fā)明一種關(guān)機方法的流程圖3為本發(fā)明一種開機方法的流程圖4為本發(fā)明一種計算機的組成結(jié)構(gòu)示意圖二。
具體實施例方式
下面結(jié)合附圖和具體實施例對本發(fā)明的技術(shù)方案進一步詳細闡述。
本發(fā)明將非易失性存儲器(NVRAM， Nonvolatile Random Access Memory) 應(yīng)用于PC中，用于對PC在關(guān)機時刻內(nèi)存中的有效數(shù)據(jù)、芯片組控制器的寄存 器狀態(tài)值和I/0接口的寄存器狀態(tài)值進行存儲。PC在關(guān)機時，將關(guān)機時刻內(nèi)存 中的有效數(shù)據(jù)、芯片組控制器的寄存器狀態(tài)值和I/O接口的寄存器狀態(tài)值快速 寫入NVRAM中，實現(xiàn)快速關(guān)機；而在開機時，則可以從NVRAM中快速讀 取關(guān)機時刻內(nèi)存中的有效數(shù)據(jù)、芯片組控制器的寄存器狀態(tài)值和I/O接口的寄 存器狀態(tài)值，實現(xiàn)操作系統(tǒng)的快速恢復(fù)。本發(fā)明中釆用非易失性靜態(tài)存儲器(NV SRAM, Nonvolatile Static Random Access Memory)作為 一種較佳的實施例，來 實現(xiàn)PC的快速開關(guān)機，常見的NV SRAM包括NandFlash Memory和NorFlash Memory 。
本發(fā)明所提供的一種計算機，如圖l所示，包括
主板；芯片組，設(shè)置在主板上；
CPU,設(shè)置在主板上，與芯片組連接；
硬盤，設(shè)置在主板上，與芯片組連接，用于存儲數(shù)據(jù)；
內(nèi)存，設(shè)置在主板上，與芯片組連接，用于存儲待CPU處理的有效數(shù)據(jù)， 該有效數(shù)據(jù)為將硬盤中的數(shù)據(jù)經(jīng)芯片組處理后寫入到內(nèi)存中待所CPU處理的 數(shù)據(jù)；
1/0接口，設(shè)置在主板上，與芯片組連接；
控制模塊，設(shè)置在主板上，通過高速總線與芯片組連接，高速總線可以是 PCI總線、或PCI-E總線、或SATA總線；
非易失性靜態(tài)存儲器，設(shè)置在主板上，與控制模塊之間通過高速總線相連 接，用于對計算機在關(guān)機時刻芯片組控制器的寄存器狀態(tài)值、1/0接口的寄存器 狀態(tài)值和內(nèi)存中的有效數(shù)據(jù)進行存儲；
電源，與主板連接；
其中，控制模塊，用于將計算機關(guān)機時刻存儲在非易失性靜態(tài)存儲器中的 芯片組控制器的寄存器狀態(tài)值和I/O接口的寄存器狀態(tài)值寫入到BIOS中；芯 片組控制器從BIOS中讀取芯片組控制器的寄存器狀態(tài)值，使芯片組控制器恢 復(fù)至計算機關(guān)機時刻的工作狀態(tài)，I/O接口從BIOS中讀取I/O接口的寄存器狀 態(tài)值，使I/0接口快復(fù)至計算機關(guān)機時刻的工作狀態(tài)；將計算機關(guān)機時刻存儲 在非易失性靜態(tài)存儲器中的內(nèi)存中的有效數(shù)據(jù)寫入到內(nèi)存中，中央處理器處理 內(nèi)存中的有效數(shù)據(jù)，使計算機系統(tǒng)恢復(fù)到計算機關(guān)機時刻的工作狀態(tài)；
用于將計算機在關(guān)機時刻內(nèi)存中的有效數(shù)據(jù)、芯片組控制器的寄存器狀態(tài) 值和I/O接口的寄存器狀態(tài)值寫入非易失性靜態(tài)存儲器中。
本發(fā)明中由圖l所示的計算機實現(xiàn)的關(guān)機方法，如圖2所示，主要包括以 下步驟
步驟201， PC執(zhí)行關(guān)機操作時，控制模塊獲得關(guān)閉PC的關(guān)閉命令。 BIOS檢測到PC執(zhí)行關(guān)機操作時，通知搡作系統(tǒng)馬上停止當(dāng)前所有正在運 行的程序和數(shù)據(jù)，并向控制模塊發(fā)出關(guān)閉PC的關(guān)閉命令。步驟202，控制模塊對PC中內(nèi)存的數(shù)據(jù)有效區(qū)進行檢測，并將檢測到的內(nèi) 存中的有效數(shù)據(jù)寫入NVSRAM中。
控制模塊通過與內(nèi)存之間的PCI總線、或PCI-E總線、或SATA總線，讀 取內(nèi)存中的有效數(shù)據(jù)，并將讀取的有效數(shù)據(jù)寫入NVSRAM中。
步驟203,控制模塊將PC關(guān)機時刻，PC中的各個芯片組控制器的寄存器 狀態(tài)值寫入NVSRAM中。
PC中的各個芯片組控制器是指PC中的內(nèi)存、顯卡或網(wǎng)卡等設(shè)備的芯片組 控制器，這些芯片組控制器對PC中的各個設(shè)備的工作狀態(tài)進行控制，并存有 對應(yīng)各個設(shè)備的狀態(tài)值。在PC關(guān)機時刻，內(nèi)存、顯卡或網(wǎng)卡等設(shè)備立即停止 工作，控制模塊通過PCI總線、或PCI-E總線、或SATA總線，將各個設(shè)備所 對應(yīng)的芯片組控制器在PC關(guān)機時刻的寄存器狀態(tài)值寫入NVSRAM中，由NV SRAM進行存儲。
步驟204,控制模塊將各個I/0接口的寄存器狀態(tài)值寫入NVSRAM中。
在PC關(guān)機時刻，各個I/0接口上立即停止數(shù)據(jù)的傳輸，控制模塊通過PCI 總線、PCI-E總線或SATA總線，將各個I/0接口在PC關(guān)機時刻的寄存器狀態(tài) 值寫入NV SRAM中，由NV SRAM進行存儲。
步驟20 5，在對PC關(guān)機時刻內(nèi)存中的有效數(shù)據(jù)、芯片組控制器的寄存器狀 態(tài)值和I/O接口的寄存器狀態(tài)值存儲完畢之后，PC關(guān)閉電源。
由于NVSRAM具備在無電源供應(yīng)的情況下長久保存數(shù)據(jù)的特性，因此在 PC關(guān)閉電源之后，通過上述步驟202至204在NV SRAM所存儲的內(nèi)存中的有 效數(shù)據(jù)、芯片組控制器的寄存器狀態(tài)值和I/O接口的寄存器狀態(tài)值會繼續(xù)存儲 在NVSRAM中，不會丟失。
由上述圖2所示的關(guān)機方法可知，由于NV SRAM具有快速的數(shù)據(jù)讀寫速 度，從而使得圖2所示的關(guān)機方法在PC關(guān)機時刻具有較快的數(shù)據(jù)存儲備份速 度；并且，在PC關(guān)閉電源的情況下，寫入NVSRAM中的數(shù)據(jù)可以長久保存， 不會丟失。需要指出的是，上述的步驟202、步驟203和步驟204的數(shù)據(jù)寫入 操作沒有先后的順序，也即步驟202、步驟203和步驟204的執(zhí)行順序并不僅僅局限于本發(fā)明中的順序，也可以為其他的排列順序。
本發(fā)明中由圖1所示的計算機實現(xiàn)的開機方法，如圖3所示，主要包括以 下步驟
步驟301， PC開啟電源，執(zhí)行開機搡作，并發(fā)起PC的開啟命令。 步驟302, CPU根據(jù)開啟命令讀取CPU內(nèi)部寄存器的初始值，使CPU進
入操作系統(tǒng)管理的工作狀態(tài)。
步驟303，控制模塊將PC關(guān)機時刻存儲在非易失性靜態(tài)存儲器中的芯片組 控制器的寄存器狀態(tài)值寫入到BIOS中；再由芯片組控制器從BIOS中讀取芯片 組控制器的寄存器狀態(tài)值，使芯片組控制器恢復(fù)至PC關(guān)機時刻的工作狀態(tài)。
步驟304，控制模塊將PC關(guān)機時刻存儲在非易失性靜態(tài)存儲器中的1/0接 口的寄存器狀態(tài)值寫入到BIOS中；再由I/O接口從BIOS中讀取I/O接口的寄 存器狀態(tài)值，使I/O接口恢復(fù)至PC關(guān)機時刻的工作狀態(tài)。
步驟305,控制模塊將PC關(guān)機時刻存儲在非易失性靜態(tài)存儲器中的內(nèi)存中 的有效數(shù)據(jù)寫入到內(nèi)存中。
在執(zhí)行完上述步驟302和步驟303，將芯片組控制器和I/O接口恢復(fù)到PC 關(guān)機時的狀態(tài)之后，再恢復(fù)內(nèi)存中的有效數(shù)據(jù)，從而可以從芯片組控制器和1/0 接口在關(guān)機時的狀態(tài)開始執(zhí)行內(nèi)存中的有效數(shù)據(jù)。
步驟306, CPU根據(jù)恢復(fù)的芯片組控制器和I/0接口狀態(tài)，處理內(nèi)存中的 有效數(shù)據(jù)，使CPU恢復(fù)到PC關(guān)機時刻的工作狀態(tài)，從而完成PC的開機流程。
由上述圖3所示的開機方法可知，由于NV SRAM具有快速的數(shù)據(jù)讀寫速 度，從而使得圖3所示的關(guān)機方法在PC開機時刻具有較快的數(shù)據(jù)恢復(fù)速度， 進而達到快速開機的目的。需要指出的是，上述的步驟302和步驟303沒有先 后順序，也即步驟303也可以在步驟302之前執(zhí)行。
另外，為了進一步加快PC幵關(guān)機的速度，本發(fā)明中可以對圖1所示PC的 結(jié)構(gòu)進行改進。改進后的PC如圖4所示，圖4中的PC包括多個NVSRAM, 且多個NV SRAM并行排列，從而在PC關(guān)機時刻，控制模塊可以將芯片組控
制器的寄存器狀態(tài)值、i/o接口的寄存器狀態(tài)值和內(nèi)存中的有效數(shù)據(jù)并行寫入多個NVSRAM;在PC關(guān)機時刻，控制模塊可以對多個并行的NV SRAM中存儲 的芯片組控制器的寄存器狀態(tài)值、I/O接口的寄存器狀態(tài)值和內(nèi)存中的有效數(shù)據(jù) 進行并行讀取。例如在由8個NV SRAM以并列方式組成的PC中，控制模 塊在將一個字節(jié)(Byte)的數(shù)據(jù)寫入NVSRAM時，可以將一個Byte數(shù)據(jù)中包 含的8位(Bit)數(shù)據(jù)分別對應(yīng)寫入8個NVSRAM中，也即一個NVSRAM只 存儲一個Byte數(shù)據(jù)中的一位數(shù)據(jù)；而在讀取數(shù)據(jù)時，可以對8個NVSRAM中 存儲的各個Bit數(shù)據(jù)進行并行讀取。由此可見，圖4所示的PC相比圖2所示的 PC,具有更快的數(shù)據(jù)讀寫速度，從而可以達到更快的PC開關(guān)機速度。
需要指出的是，本發(fā)明對于PC關(guān)機時正在執(zhí)行的應(yīng)用軟件，例如word 文檔等等，也是存儲在NVSRAM中；當(dāng)PC開機時，應(yīng)用軟件可以從NV SRAM 中快速恢復(fù)，從而方便了用戶的使用。另外，由于本發(fā)明中NVSRAM的使用 壽命通常在讀寫IO萬次以上，而在本發(fā)明中， 一次PC開關(guān)機即執(zhí)行一次NV SRAM的讀寫，因此，IO萬次的讀寫壽命可以滿足實際應(yīng)用的需要。
以上所述，僅為本發(fā)明的較佳實施例而已，并非用于限定本發(fā)明的保護范圍。
權(quán)利要求
1、一種開機方法，其特征在于，所述方法包括獲得計算機的開啟命令；中央處理器CPU根據(jù)所述開啟命令讀取所述CPU內(nèi)部寄存器的初始值，使所述CPU處于工作狀態(tài)；控制模塊將所述計算機關(guān)機時刻存儲在非易失性存儲器中的芯片組控制器的寄存器狀態(tài)值和輸入/輸出I/O接口的寄存器狀態(tài)值寫入到基本輸入輸出系統(tǒng)BIOS中；所述芯片組控制器從所述BIOS中讀取所述芯片組控制器的寄存器狀態(tài)值，使所述芯片組控制器恢復(fù)至所述計算機關(guān)機時刻的工作狀態(tài)，所述I/O接口從所述BIOS中讀取所述I/O接口的寄存器狀態(tài)值，使所述I/O接口恢復(fù)至所述計算機關(guān)機時刻的工作狀態(tài)；所述控制模塊將所述計算機關(guān)機時刻存儲在所述非易失性存儲器中的內(nèi)存中的有效數(shù)據(jù)寫入到所述內(nèi)存中，所述CPU處理所述內(nèi)存中的所述有效數(shù)據(jù)，使計算機恢復(fù)到所述計算機關(guān)機時刻的工作狀態(tài)。
2、 根據(jù)權(quán)利要求l所述開機方法，其特征在于，所述控制模塊通過外設(shè)組 件互連標(biāo)準(zhǔn)PCI總線、或快速外設(shè)組件互連標(biāo)準(zhǔn)PCI-E總線、或串行高級技術(shù) 附件SATA總線從所述非易失性存儲器中讀取所述芯片組控制器的寄存器狀態(tài) 值、1/0接口的寄存器狀態(tài)值和所述內(nèi)存中的有效數(shù)據(jù)。
3、 根據(jù)權(quán)利要求1或2所述開機方法，其特征在于，該方法進一步包括 所述控制模塊從多個所述非易失性存儲器中并行讀取所述芯片組控制器的寄存器狀態(tài)值、1/o接口的寄存器狀態(tài)值和所述內(nèi)存中的有效數(shù)據(jù)。
4、 一種關(guān)機方法，其特征在于，所述方法包括 獲得關(guān)閉計算機的關(guān)閉命令；控制模塊根據(jù)所述關(guān)閉命令讀取內(nèi)存中的有效數(shù)據(jù)并將所述有效數(shù)據(jù)寫入 非易失性存儲器中；讀取將芯片組控制器的寄存器狀態(tài)值和I/O接口的寄存器 狀態(tài)值并將所述芯片組控制器的寄存器狀態(tài)值和所述I/O接口的寄存器狀態(tài)值寫入所述非易失性存儲器中； 切斷所述計算機的電源。
5、 根據(jù)權(quán)利要求4所述關(guān)機方法，其特征在于，所述控制模塊通過PCI總線、或PCI-E總線、或SATA總線讀取所述內(nèi)存中的有效數(shù)據(jù)，以及芯片組控 制器的寄存器狀態(tài)值和I/O接口的寄存器狀態(tài)值。
6、 根據(jù)權(quán)利要求4或5所述關(guān)機方法，其特征在于，該方法進一步包括 將所述控制模塊將所述內(nèi)存中的有效數(shù)據(jù)，以及芯片組控制器的寄存器狀態(tài)值 和I/0接口的寄存器狀態(tài)值并行寫入多個所述非易失性存儲器中。
7、 一種計算機，其特征在于，包括主板；芯片組，設(shè)置在所述主板上；中央處理器，設(shè)置在所述主板上，與所述芯片組連接；硬盤，設(shè)置在所述主板上，與所述芯片組連接，用于存儲數(shù)據(jù)；內(nèi)存，設(shè)置在所述主板上，與所述芯片組連接，用于存儲待中央處理器處理的有效數(shù)據(jù)，所述有效數(shù)據(jù)為將所述硬盤中的數(shù)據(jù)經(jīng)所述芯片組處理后寫入到所述內(nèi)存中待所中央處理器處理的數(shù)據(jù)；1/o接口，設(shè)置在所述主板上，與所述芯片組連接；控制模塊，設(shè)置在所述主板上，通過高速總線與所述芯片組連接；非易失性存儲器，設(shè)置在所述主板上，與所述控制模塊連接，用于對所述計算機在關(guān)機時刻所述芯片組的控制器的寄存器狀態(tài)值、所述I/O接口的寄存器狀態(tài)值和內(nèi)存中的有效數(shù)據(jù)進行存儲； 電源，與所述主板連接；其中，所述控制模塊，用于將所述計算機關(guān)機時刻存儲在所述非易失性存 儲器中的所述芯片組的控制器的寄存器狀態(tài)值和所述I/O接口的寄存器狀態(tài)值 寫入到BIOS中；所述芯片組的控制器從所述BIOS中讀取所述芯片組控制器的 寄存器狀態(tài)值，使所述芯片組控制器恢復(fù)至所述計算機關(guān)機時刻的工作狀態(tài)， 所述I/O接口從所述BIOS中讀取所述I/O接口的寄存器狀態(tài)值，使所述I/O接口恢復(fù)至所述計算機關(guān)機時刻的工作狀態(tài)；將所述計算機關(guān)，幾'時刻存儲在所述 非易失性存儲器中的內(nèi)存中的有效數(shù)據(jù)寫入到所述內(nèi)存中，所述中央處理器處 理所述內(nèi)存中的所述有效數(shù)據(jù)，使計算機系統(tǒng)恢復(fù)到所述計算機關(guān)機時刻的工 作狀態(tài)。
8、 根據(jù)權(quán)利要求7所述計算機，其特征在于，所述控制模塊，進一步用于 將所述計算機在關(guān)機時刻內(nèi)存中的有效數(shù)據(jù)、芯片組控制器的寄存器狀態(tài)值和 I/O接口的寄存器狀態(tài)值寫入所述非易失性存儲器中。
9、 根據(jù)權(quán)利要求7所述計算機，其特征在于，所述非易失性存儲器為多個，且所述多個非易失性存儲器為并行排列。
10、 根據(jù)權(quán)利要求7、或8、或9所述計算機，其特征在于，所述非易失性 存儲器為或非快閃存儲器NandFlash Memory、或者與非快閃存儲器NorFlash Memory 。
11、 根據(jù)權(quán)利要求7、或8、或9所述計算機，其特征在于，所述控制模塊 與所述非易失性存儲器之間通過所述高速總線連接。
12、 根據(jù)權(quán)利要求7、或8、或9所述計算機，其特征在于，所述高速總線 為PCI總線、或PCI-E總線、或SATA總線。
全文摘要
本發(fā)明公開了一種開關(guān)機方法和計算機，利用非易失性存儲器能在無電源供應(yīng)的情況下長久保存數(shù)據(jù)以及數(shù)據(jù)讀寫速度快的特性，在計算機關(guān)機時，將芯片組控制器的寄存器狀態(tài)值、輸入/輸出(I/O)接口的寄存器狀態(tài)值和內(nèi)存中的有效數(shù)據(jù)快速寫入非易失性存儲器中，實現(xiàn)快速關(guān)機；而在開機時，則可以從非易失性存儲器中快速讀取計算機關(guān)機時刻的芯片組控制器的寄存器狀態(tài)值、I/O接口的寄存器狀態(tài)值和內(nèi)存中的有效數(shù)據(jù)，實現(xiàn)操作系統(tǒng)的快速恢復(fù)。本發(fā)明既可以實現(xiàn)計算機的快速開關(guān)機，也不會因為電源的關(guān)閉出現(xiàn)數(shù)據(jù)丟失的現(xiàn)象。
文檔編號G06F9/445GK101620539SQ200810116019
公開日2010年1月6日 申請日期2008年7月1日 優(yōu)先權(quán)日2008年7月1日
發(fā)明者巖 安, 鄭中華 申請人:聯(lián)想(北京)有限公司