專利名稱：用于數(shù)字電路的時鐘電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于數(shù)字電路的時鐘信號的產(chǎn)生，具體地說，涉及例如適合于在通信 網(wǎng)絡(luò)設(shè)備中使用的具有睡眠模式的時鐘電路。
背景技術(shù)：
數(shù)字設(shè)備由時鐘信號驅(qū)動，時鐘信號控制在數(shù)字電路內(nèi)的操作順序。該數(shù)字部件 的功率消耗與時鐘信號的頻率有關(guān)。時鐘的頻率越高，功率消耗將越高。由于世界走向生 手環(huán)境，能量有效技術(shù)在通信領(lǐng)域中變得越來越重要。例如，新的IEEE 802. 3以太網(wǎng)標準 要求能量有效的以太網(wǎng)。斷電模式在當前的設(shè)備中是可用的，但是，這不允許有效監(jiān)視該鏈路。此外，在斷 電模式之后恢復(fù)不是無誤差的，并且進一步該斷電模式不允許功率被即時地降低或者提 高。在斷電模式下，該時鐘典型地保持運行，同時關(guān)閉該電路的剩余部分。美國專利公布號2003/0074595公開了一種用于基于一個整數(shù)值動態(tài)地從輸入時 鐘修改輸出時鐘的裝置。但是，在本公布中，甚至在沒有對處理需要的情況下，該時鐘始終 保持運行。

發(fā)明內(nèi)容
本發(fā)明的實施例通過當設(shè)備沒有滿負荷使用的時候?qū)r鐘速度改變?yōu)榻档偷乃?率來實現(xiàn)能量節(jié)省，并且當不活動的時候，該時鐘可以完全地停止。例如，在以lOGb/s運行 的以太網(wǎng)鏈路的情況下，如果該鏈路滿負荷工作，該時鐘速度將處于最大限度。如果該鏈路 以小于滿載容量工作，該以太網(wǎng)速度可以按照運行時的使用水平被連續(xù)地改變。當該鏈路 滿負荷工作的時候，類似的技術(shù)允許運行時恢復(fù)額定的時鐘速率。按照本發(fā)明，提供了一種用于設(shè)計成能由以速率R運行的時鐘驅(qū)動的數(shù)字電路的 時鐘電路，其中R = 1/P，并且P是周期，包括具有周期Phs的高速時鐘；具有時鐘啟動輸 入端、用于接受整數(shù)η的輸入端、和用于接受整數(shù)q的輸入端的控制器；用于產(chǎn)生具有周期 P和P+m的輸出時鐘的數(shù)字時鐘發(fā)生器，其中P = n*PHS，并且m是整數(shù)；用于選擇一個響應(yīng) 于來自所述控制器的信號的所述輸出時鐘的無低頻干擾時鐘選擇器；和其中所述控制器響 應(yīng)于時鐘停用/啟動信號以停止和起動所述輸出時鐘，和進一步其中所述控制器被配置成 在當所述數(shù)字電路以降低的容量操作的時候的周期期間將時鐘速率R降低為更低的速率 R'，其中所述控制器被配置成在從時鐘速率R轉(zhuǎn)換到更低的速率R'期間插入q個靜止周 期，和其中響應(yīng)于時鐘停用信號，所述控制器被配置停止輸出時鐘，直到接收到新的時鐘啟 動信號為止。通過對上升和下降沿計數(shù)，并且對時鐘的起動和停止編程，該時鐘的頻率可以以 平滑方式降低，從而降低頻率、用于不同的時鐘速率的協(xié)調(diào)和調(diào)度時鐘轉(zhuǎn)換(速率變化、時 鐘的停止或者起動)，以便降低或者提高該頻率，并且從插件板上的處理器發(fā)出命令去命令 該時鐘減速或者加速，或者從而停止提高或者降低該時鐘頻率。
本發(fā)明的實施例提供建立充分地管理時鐘的能力，使得用戶可以對時鐘需要切換 到關(guān)閉模式，或者時鐘需要切換到低頻速率的瞬間編程。該用戶可以對時鐘需要起動或者 加速的瞬間編程。該用戶還可以對出現(xiàn)在上升沿或者下降沿上的轉(zhuǎn)換編程。該時鐘可編程性將保證不會出現(xiàn)時鐘低頻瞬態(tài)干擾，或者確實出現(xiàn)不會干擾接收 機電路操作的任何低頻瞬態(tài)干擾。在本發(fā)明的另一個方面中，提供了一種在名義上地以速 率R運行的數(shù)字電路中節(jié)省功率的方法，其中R= 1/P和P是周期，該方法包括產(chǎn)生具有周 期Phs的高速時鐘；使用數(shù)字時鐘發(fā)生器產(chǎn)生具有周期P和P+m的輸出時鐘，其中P = n*PHS， 并且m是整數(shù)；在當所述數(shù)字電路以降低的容量操作的時候的周期期間，將時鐘速率R降低 為更低的速率R'；在從時鐘速率R轉(zhuǎn)換到更低的速率R'期間插入q個靜止周期，和響應(yīng) 于時鐘停用信號，停止輸出時鐘，直到接收到新的時鐘啟動信號為止。


現(xiàn)在將參考所附的附圖僅僅通過舉例來更詳細地描述本發(fā)明，其中圖1是示出平滑時鐘轉(zhuǎn)換的時序圖；圖2是具有靜止階段的時序圖；圖3是為了得到平滑轉(zhuǎn)換效果的設(shè)備的方框圖；圖4是舉例說明包含在得到平滑轉(zhuǎn)換效果中過程的流程圖；和圖5是按照本發(fā)明一個實施例的時鐘電路的高級方框圖。
具體實施例方式當該數(shù)字電路沒有滿負荷工作的時候，本發(fā)明的實施例通過降低時鐘速度降低功 率消耗。問題是如果該時鐘中斷或者時鐘速率變化，則需要輸入時鐘的電路或者集成電路 (IC)不能適當?shù)仄鹱饔?，除非其設(shè)計成能允許這樣的變化之外的時鐘速率變化，因為它們 不能接受在時鐘速率方面突然的轉(zhuǎn)換。本發(fā)明的實施例允許沒有特別地設(shè)計成能接受時鐘 速率變化的IC當上述的時鐘速率變化的時候工作。當時鐘速率被降低的時候，這些電路將 經(jīng)歷低的信息通過量。例如，GE以太網(wǎng)PHY期望以IGHz的內(nèi)部時鐘速率工作。上述的IC期望25MHz或 者125MHz的輸入時鐘。降低用于上述的電路的時鐘速率，降低該功率消耗，以及降低有效 數(shù)據(jù)通過量。但是，為了這樣做，其通常將是為對該電路斷電所必需的。該提出的時鐘管理 技術(shù)通過確保平滑轉(zhuǎn)換允許這樣的時鐘速率變化適用于IC，其可能通常不容許時鐘速率變 化。參考圖1，考慮到集成電路(IC)在時鐘的觸發(fā)沿(該觸發(fā)沿可以或者是上升或者 下降沿)上觸發(fā)，并且期望值P的時鐘周期，和百分之D的時鐘工作周期的情形，該工作周 期是高狀態(tài)對該周期的比。如果該輸入時鐘具有P秒或者更大的時鐘周期，即，更慢的頻率 時鐘，只要該時鐘的工作周期保持在D秒容限之內(nèi)，這樣的電路通常將期望適當?shù)仄鹱饔谩．斣撝芷跊]有干擾IC操作變化的時候，在時鐘速率方面出現(xiàn)平滑轉(zhuǎn)換。該平滑轉(zhuǎn) 換將保證時鐘周期將在從值P秒到精確的p+m秒的預(yù)定值的特定的瞬間變化。在圖1示出的例子中，IC在時鐘的上升沿上工作。該時鐘周期在點A上從P到P+m 平滑地轉(zhuǎn)換，并且在點B上再次返回到P的周期。該脈沖寬度在A和B之間加寬，使得工作周期保持在IC的容限限度之內(nèi)。如圖2所示，還可以通過穿過無聲的時鐘周期實現(xiàn)平滑轉(zhuǎn)換。這個情形從周期P 的時鐘10開始，然后在以具有P+m的周期的低速度時鐘14開始一個周期之前，穿過q周期 的寧靜期12。寧靜的時鐘指的是如果該時鐘是在上升沿上有效的低電平的周期，或者如果 該時鐘是在下降沿上有效的高電平的周期。該時鐘然后轉(zhuǎn)換回到標準周期16。在圖2中示 出的時序圖是基于時鐘在上升沿上有效。用于確保平滑時鐘轉(zhuǎn)換的技術(shù)取決于建立初始時鐘的過程。按照本發(fā)明的一個示 范的實施例，該平滑轉(zhuǎn)換是通過使用從高速時鐘(具有周期P/n，這里η是整數(shù))生成低速 度時鐘(具有周期P)的數(shù)值技術(shù)確保的。這樣的數(shù)字時鐘產(chǎn)生技術(shù)無需使用PLL允許在 時鐘速率方面的變化。因此，該性能是線性和可預(yù)測的。這樣的數(shù)值技術(shù)可以通過如在共同未決的美國專利申請?zhí)?No. 12/179, 712 (ΕΡ2020629)中描述的分頻器實現(xiàn)，其內(nèi)容作為參考資料結(jié)合在此處。但是， 應(yīng)該明白本發(fā)明不局限于這樣的解決方案。圖3舉例說明可用于實現(xiàn)本發(fā)明的計數(shù)器結(jié)構(gòu)，雖然作為本領(lǐng)域技術(shù)人員來說應(yīng) 該理解，可以使用其它的技術(shù)。在圖3中，高速時鐘32具有小于周期P (該波形發(fā)生器的輸 出)很多的周期。該高速時鐘是使用多路地PLL產(chǎn)生的。循環(huán)計數(shù)器34對低速度時鐘30 的輸出計數(shù)，并且將其輸出呈現(xiàn)給解碼器36，解碼器36饋給串并行轉(zhuǎn)換器40。計數(shù)器38 對時鐘322的輸出計數(shù)，時鐘322加載該串并行轉(zhuǎn)換器40。由于該計數(shù)是以較低的速率進行的，其對直接計數(shù)高速時鐘的周期來說是不可能 的。但是，在低速時鐘和高速時鐘的頻率之間存在關(guān)系。對于低速時鐘的每個周期，該高速 時鐘將產(chǎn)生QFB周期。因此，對于每個低速時鐘周期QFB，高速時鐘周期必須計數(shù)。該解碼電路36將計數(shù)器值轉(zhuǎn)換為也以低頻率運行的輸出值。對于時鐘30的每個 周期，多個輸出值，也就是說，Qfb被并行產(chǎn)生。該輸出值的集合被以時鐘32的速率順序地 放置在輸出端上。并-串行轉(zhuǎn)換器40以高速時鐘32的速度運行。并行加載的移位器以每個基準周 期將QFB輸出值加載進移位寄存器并且依次將它們移出。做為選擇，該數(shù)據(jù)被加載進寄存 器中，并且多路復(fù)用器依次選擇它們，用于作為周期P的期望的時鐘輸出。以上所述的電路實質(zhì)上采用高速時鐘，并且將其饋送給模式發(fā)生器，模式發(fā)生器 使用可編程的N位掩碼生成期望的時鐘。該模式發(fā)生器控制當時鐘切換到新的速率的時候 的瞬間。就在這時，時鐘速率轉(zhuǎn)換請求時鐘實際上停止短的持續(xù)時間。該波形發(fā)生器然后 被重新配置以生成具有周期P+m的時鐘(注意，倍增的PLL速率不會改變)，其是具有較低 的速率的時鐘。時鐘產(chǎn)生能夠保證對具有新的速率的時鐘的平滑產(chǎn)生。當請求產(chǎn)生更高的 速率時鐘的時候，這個過程是相反的。圖4示出當速率變化，或者停止時鐘請求的時候?qū)崿F(xiàn)的過程。在步驟41上，該輸 出時鐘被停止。在步驟42上，該時鐘被讀出，并且在步驟43上，生成具有周期Ρ/η的高速 時鐘，其中η是整數(shù)。在步驟45上，該配置被再次讀出。在步驟46上，確定是否該時鐘被啟用。如果是 這樣的話，該過程繼續(xù)前進到步驟47以在下一個上升沿上起動該時鐘。
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在步驟48上，讀取改變該時鐘速率的請求，并且如果存在(步驟49)，在下一個下 降沿上該時鐘被停止。該時鐘產(chǎn)生的管理可以受到寄存器接入命令，或者硬件引腳維護或者不維護的影 響。圖5舉例說明按照本發(fā)明一個實施例的時鐘電路的實施例。在圖5中，該數(shù)字時 鐘發(fā)生器從高速時鐘接收具有周期Ρ/η的輸入，并且產(chǎn)生具有周期P和P+m的輸出時鐘，其 可以由無低頻干擾時鐘選擇器64選擇。起定時器、解碼器配置和控制狀態(tài)機電路62作用的控制器62具有六個輸入，即， 時鐘啟動輸入、等待定時器時鐘、用于整數(shù)n、m和q的輸入，和用于確定是否在上升或者下 降沿上出現(xiàn)切換的上升/下降沿檢測器。這個時鐘電路可用于借助于由電路設(shè)計者可選擇的輸入實現(xiàn)在圖4中描述的算 法。該時鐘可以被設(shè)計成能睡眠由觀看定時器確定的一段時間，然后，例如以較低的速率激 活以看看是否存在數(shù)據(jù)活性，并且如果是這樣的話，到什么程度。如果該數(shù)據(jù)活性是高，該 時鐘然后可以無縫地從較低的速率切換到較高的速率?，F(xiàn)有的睡眠電路不允許處理器去通 過時鐘電路進入睡眠，因為它們固有地需要該時鐘電路保持運行，使得它們可以知道何時 去叫醒。但是，當沒有數(shù)據(jù)活性的時候使主時鐘電路連續(xù)地運行仍然耗費很大的功率量。在 本發(fā)明中，所需要的是非常低的功率時鐘去周期地叫醒主時鐘，以便隨后去起動該處理器， 并且確定是否存在數(shù)據(jù)活性，以及如果是這樣的話，處于什么水平。該時鐘最初地可以以較 高的速率運行，并且如果該活性低于一個閾值，該時鐘將其速率降低為更低的速率，以便優(yōu) 化該功率消耗。做為選擇，其可以以較低的速率起動，并且如果該數(shù)據(jù)活性是高，上升到較 高的速率。本領(lǐng)域技術(shù)人員應(yīng)該理解，在此處給出的一些方框圖代表體現(xiàn)本發(fā)明原理的說明 性的電路的概念圖。例如，可以通過使用專用硬件，以及能夠與適宜的軟件結(jié)合執(zhí)行軟件的 硬件來提供處理器。當由處理器提供的時候，該功能可以由單個專用處理器，由單個共享處 理器，或者由多個專用處理器，其中一些可以共享來提供。此外，明確的使用該術(shù)語“處理 器”不應(yīng)該被解釋為專門地涉及能夠執(zhí)行軟件的硬件，并且可以隱含地包括，不限于數(shù)字信 號處理器(DSP)硬件，網(wǎng)絡(luò)處理器，專用集成電路(ASIC)，現(xiàn)場可編程門陣列(FPGA)，用于 存儲軟件的只讀存儲器(ROM)，隨機存取存儲器(RAM)和非易失性存儲器。其它的硬件、常 規(guī)和/或定制的也可以包括。雖然在本發(fā)明中的方法可以適用于各式各樣的數(shù)字電路，本發(fā)明特別地適用于路 由器和依從能量有效以太網(wǎng)-IEEE 802. 3az、能量有效多個輔助設(shè)備、能量有效DSLAMjg 量有效無線基站、能量有效無線和綠色以太網(wǎng)解決方案的很小和很大開關(guān)。
權(quán)利要求
一種用于設(shè)計成能由以速率R運行的時鐘驅(qū)動的數(shù)字電路的時鐘電路，其中R＝1/P，并且P是周期，包括具有周期PHS的高速時鐘；具有時鐘啟動輸入端、用于接受整數(shù)n的輸入端，和用于接受整數(shù)q的輸入端的控制器；用于產(chǎn)生具有周期P和P+m的輸出時鐘的數(shù)字時鐘發(fā)生器，其中P＝n*PHS，并且m是整數(shù)；用于選擇一個響應(yīng)于來自所述控制器的信號的所述輸出時鐘的無低頻干擾時鐘選擇器；和其中所述控制器響應(yīng)于時鐘停用/啟動信號以停止和起動所述輸出時鐘，和進一步其中所述控制器被配置成在當所述數(shù)字電路以降低的容量操作的時候的周期期間將時鐘速率R降低為更低的速率R′，其中所述控制器被配置成在從時鐘速率R轉(zhuǎn)換到更低的速率R’期間插入q個靜止周期，和其中響應(yīng)于時鐘停用信號，所述控制器被配置停止輸出時鐘，直到接收到新的時鐘啟動信號為止。
2.根據(jù)權(quán)利要求1所述的時鐘電路，其中，控制器被配置成通過改變在觸發(fā)邊緣上的 時鐘周期，同時改變脈沖寬度以在數(shù)字電路的容許限度內(nèi)保持時鐘的工作周期，影響在速 率R和更低的速率R'之間的轉(zhuǎn)換。
3.根據(jù)權(quán)利要求1或2所述的時鐘電路，其中，所述控制器還具有用于有選擇地設(shè)置變 量m的輸入端。
4.根據(jù)權(quán)利要求1 3的任一項所述的時鐘電路，其中，所述控制器進一步具有用于接 收定時器時鐘以在它們已經(jīng)停止某個時段之后叫醒輸出時鐘的定時器輸入端。
5.根據(jù)權(quán)利要求1 4的任一項所述的時鐘電路，其中，所述時鐘電路被配置成在從響 應(yīng)于數(shù)據(jù)活性的睡眠模式叫醒之后改變速率。
6.根據(jù)權(quán)利要求5所述的時鐘電路，其中，所述時鐘電路被配置成在叫醒之后以高速R 起動，并且如果數(shù)據(jù)活性低于電路閾值，切換到更低的速率R'。
7.—種在名義上地以速率R運行的數(shù)字電路中節(jié)省功率的方法，其中R= 1/P，并且P 是周期，該方法包括產(chǎn)生具有周期Phs的高速時鐘；使用數(shù)字時鐘發(fā)生器產(chǎn)生具有周期P和P+m的輸出時鐘，其中P = n*PHS，并且m是整數(shù)；在當所述數(shù)字電路以降低的容量操作的時候的周期期間，將時鐘速率R降低為更低的 速率R'；在從時鐘速率R轉(zhuǎn)換到更低的速率R'期間插入q個靜止周期，和 響應(yīng)于時鐘停用信號，停止輸出時鐘，直到接收到新的時鐘啟動信號為止。
8.根據(jù)權(quán)利要求7所述的方法，其中，通過改變在觸發(fā)邊緣上的時鐘周期，同時改變脈 沖寬度以在數(shù)字電路的容許限度內(nèi)保持時鐘的工作周期，影響在速率R和更低的速率R' 之間的轉(zhuǎn)換。
9.根據(jù)權(quán)利要求7或8所述的方法，其中，變量n、m和q是用戶可選擇的。
10.根據(jù)權(quán)利要求7 9的任一項所述的方法，其中，數(shù)字時鐘發(fā)生器被周期地叫醒以確定是否存在數(shù)據(jù)活性。
11.根據(jù)權(quán)利要求10所述的方法，其中，在數(shù)字時鐘發(fā)生器從響應(yīng)于數(shù)據(jù)活性的睡眠 模式被叫醒之后，速率被改變。
12.根據(jù)權(quán)利要求11所述的方法，其中，所述時鐘電路在被叫醒之后以R輸出時鐘，并 且如果數(shù)據(jù)活性低于某個閾值，切換到更低的速率R'。
全文摘要
本發(fā)明涉及一種在由以速率R運行的時鐘驅(qū)動的數(shù)字電路中節(jié)省功率的方法，包括在當所述數(shù)字電路以容量小于其最大容量操作的時候的周期期間，將所述速率R降低為更低的速率R′，并且其中從速率R改變?yōu)樗俾蔙′作為平滑轉(zhuǎn)換實現(xiàn)。
文檔編號G06F1/08GK101893912SQ201010180838
公開日2010年11月24日 申請日期2010年5月24日 優(yōu)先權(quán)日2009年5月22日
發(fā)明者西爾瓦娜·貢薩拉·羅德里格斯, 路易絲·戈蘭, 馬蒙·阿布·賽義多 申請人:卓聯(lián)半導(dǎo)體有限公司