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      一種數(shù)字信號(hào)處理器的時(shí)鐘產(chǎn)生電路的制作方法

      文檔序號(hào):9028831閱讀:594來(lái)源:國(guó)知局
      一種數(shù)字信號(hào)處理器的時(shí)鐘產(chǎn)生電路的制作方法
      【技術(shù)領(lǐng)域】
      [0001]本實(shí)用新型涉及一種數(shù)字信號(hào)處理器的時(shí)鐘產(chǎn)生電路
      【背景技術(shù)】
      [0002]隨著天氣雷達(dá)和計(jì)算機(jī)技術(shù)的發(fā)展,當(dāng)前主流的天氣雷達(dá)信號(hào)處理器均采用具有高性能處理能力和高速通信接口的數(shù)字信號(hào)處理系統(tǒng)。具有高性能處理能力的數(shù)字信號(hào)處理系統(tǒng)會(huì)搭載多片可獨(dú)立控制的可編程器件,各器件之間相互協(xié)助,完成更為負(fù)責(zé)的數(shù)據(jù)處理。
      [0003]通常來(lái)說(shuō),天氣雷達(dá)信號(hào)處理器包括處理回波信號(hào)、產(chǎn)生控制信號(hào)以及交互雷達(dá)命令和數(shù)據(jù)等功能。在信號(hào)處理器中,為簡(jiǎn)化高性能數(shù)字信號(hào)處理器的設(shè)計(jì)復(fù)雜度以及調(diào)試難度,我們將各功能模塊相對(duì)獨(dú)立,采用三個(gè)可編程器件來(lái)協(xié)助完成天氣雷達(dá)信號(hào)處理器的各個(gè)功能,這三個(gè)可編程器件即為控制信號(hào)產(chǎn)生及雷達(dá)狀態(tài)采集器、回波信號(hào)處理及總線數(shù)據(jù)轉(zhuǎn)發(fā)器、高速通信接口。此時(shí),為保證各模塊之間數(shù)據(jù)傳輸?shù)恼_性和傳輸效率,三個(gè)可編程器件的時(shí)鐘相參性就變得非常重要。
      [0004]為上述三個(gè)可編程器件提供時(shí)鐘的傳統(tǒng)時(shí)鐘產(chǎn)生電路主要包括如下兩種:
      [0005]1、如圖1所示,直接采用三個(gè)高穩(wěn)定度的晶振即晶體振蕩器為三個(gè)可編程器件分別提供時(shí)鐘,根據(jù)三個(gè)可編程器件對(duì)時(shí)鐘頻率以及幅度的具體要求,選擇合理的時(shí)鐘使其正常工作。
      [0006]上述時(shí)鐘產(chǎn)生電路存在如下缺點(diǎn):
      [0007](I)由于三個(gè)可編程器件之間的時(shí)鐘相對(duì)獨(dú)立,不具任何相位和頻率的參考性,所以在數(shù)據(jù)傳輸時(shí),很難同時(shí)滿(mǎn)足高傳輸效率和數(shù)據(jù)正確率的要求;
      [0008](2)由于晶振的振蕩幅度較大,使用晶振對(duì)整板信號(hào)具有一定干擾,而晶振數(shù)量越多,干擾信號(hào)也就越多,對(duì)模擬部分的性能惡化就越嚴(yán)重;
      [0009](3)部分接口器件在某些特定使用場(chǎng)合下其時(shí)鐘頻率并非標(biāo)稱(chēng)值,所以晶振難以滿(mǎn)足使用要求,導(dǎo)致通用性較差。
      [0010]2、如圖2所示,采用可編程器件CPLD或FPGA作為時(shí)鐘發(fā)生器,利用晶振提供初始始終形成始終發(fā)生電路,CPLD內(nèi)部不具備鎖相環(huán)電路,所以可選擇高倍時(shí)鐘分頻的方法獲取三個(gè)可編程器件的時(shí)鐘,F(xiàn)PGA內(nèi)部具有鎖相環(huán)電路,也可調(diào)用FPGA內(nèi)部的鎖相環(huán)電路直接完成從一個(gè)信號(hào)到多個(gè)信號(hào)的轉(zhuǎn)換。
      [0011]上述時(shí)鐘產(chǎn)生電路存在如下缺點(diǎn):
      [0012](I)由于三個(gè)可編程器件的時(shí)鐘頻率需求不同,若采用CPLD分頻獲取的方法,那么輸入時(shí)鐘頻率必須是三個(gè)可編程器件時(shí)鐘的公倍數(shù),常用的晶振頻率不一定能滿(mǎn)足要求;
      [0013](2)由于FPGA的外圍配置以及供電要求都更加復(fù)雜,所以基于FPGA的時(shí)鐘發(fā)生電路具有體積大、成本尚以及調(diào)試復(fù)雜等缺點(diǎn)?!緦?shí)用新型內(nèi)容】
      [0014]本實(shí)用新型的目的就在于為了解決上述問(wèn)題而提供一種僅采用一個(gè)晶振且干擾小、通用性強(qiáng)的數(shù)字信號(hào)處理器的時(shí)鐘產(chǎn)生電路。
      [0015]本實(shí)用新型通過(guò)以下技術(shù)方案來(lái)實(shí)現(xiàn)上述目的:
      [0016]一種數(shù)字信號(hào)處理器的時(shí)鐘產(chǎn)生電路,包括晶振,還包括可編程時(shí)鐘合成器和CPLD,所述可編程時(shí)鐘合成器內(nèi)設(shè)有鎖相環(huán)/分頻器、壓控振蕩器和I2C總線接口,所述CPLD內(nèi)設(shè)有定時(shí)器、觸發(fā)器、移位寄存器、加法器、數(shù)據(jù)選擇器和數(shù)據(jù)比較器,所述定時(shí)器的輸出端和所述數(shù)據(jù)比較器的輸出端分別與所述觸發(fā)器的觸發(fā)輸入端連接,所述觸發(fā)器的觸發(fā)輸出端分別與所述加法器的觸發(fā)輸入端和所述移位寄存器的觸發(fā)輸入端連接,所述加法器的輸出端與所述數(shù)據(jù)選擇器的地址輸入端連接,所述數(shù)據(jù)選擇器的輸出端分別與所述移位寄存器的輸入端和所述數(shù)據(jù)比較器的輸入端對(duì)應(yīng)連接,所述移位寄存器的輸出端與所述數(shù)據(jù)比較器的輸入端對(duì)應(yīng)連接,所述移位寄存器的總線端口與所述I2C總線接口連接,所述晶振的輸出端與所述壓控振蕩器的輸入端連接,所述壓控振蕩器和所述I2C總線接口分別與所述鎖相環(huán)/分頻器連接,所述鎖相環(huán)/分頻器的輸出端分別與所述數(shù)字信號(hào)處理器的控制信號(hào)產(chǎn)生及雷達(dá)狀態(tài)采集器、回波信號(hào)處理及總線數(shù)據(jù)轉(zhuǎn)發(fā)器、高速通信接口連接。
      [0017]作為優(yōu)選,所述可編程時(shí)鐘合成器的型號(hào)為“⑶CE937”,所述CPLD的型號(hào)為“EPM570T100”。
      [0018]本實(shí)用新型的有益效果在于:
      [0019]本實(shí)用新型采用可編程時(shí)鐘合成器產(chǎn)生多路數(shù)字時(shí)鐘,采用CPLD基于移位寄存器實(shí)現(xiàn)I2C協(xié)議靈活操作可編程時(shí)鐘合成器,具有以下優(yōu)點(diǎn):
      [0020]1、降低了數(shù)字信號(hào)處理器內(nèi)數(shù)字時(shí)鐘對(duì)高速采樣的干擾;
      [0021]2、降低了數(shù)字信號(hào)處理器內(nèi)多模塊數(shù)據(jù)交互的復(fù)雜度,控制靈活;
      [0022]3、提升了數(shù)字信號(hào)處理器內(nèi)模塊通信的穩(wěn)定性;
      [0023]4、增強(qiáng)了數(shù)字信號(hào)處理器內(nèi)時(shí)鐘設(shè)置的靈活性和通用性。
      【附圖說(shuō)明】
      [0024]圖1是傳統(tǒng)時(shí)鐘產(chǎn)生電路的電路框圖之一;
      [0025]圖2是傳統(tǒng)時(shí)鐘產(chǎn)生電路的電路框圖之二 ;
      [0026]圖3是本實(shí)用新型所述數(shù)字信號(hào)處理器的時(shí)鐘產(chǎn)生電路的電路框圖。
      【具體實(shí)施方式】
      [0027]下面結(jié)合附圖對(duì)本實(shí)用新型作進(jìn)一步說(shuō)明:
      [0028]如圖3所示,本實(shí)用新型所述數(shù)字信號(hào)處理器的時(shí)鐘產(chǎn)生電路包括晶振、型號(hào)為“CDCE937”的可編程時(shí)鐘合成器和型號(hào)為“EPM570T100”的CPLD,所述可編程時(shí)鐘合成器內(nèi)設(shè)有鎖相環(huán)/分頻器、壓控振蕩器和I2C總線接口,所述CPLD內(nèi)設(shè)有定時(shí)器、觸發(fā)器、移位寄存器、加法器、數(shù)據(jù)選擇器和數(shù)據(jù)比較器,定時(shí)器的輸出端和數(shù)據(jù)比較器的輸出端分別與觸發(fā)器的觸發(fā)輸入端連接,觸發(fā)器的觸發(fā)輸出端分別與加法器的觸發(fā)輸入端和移位寄存器的觸發(fā)輸入端連接,加法器的輸出端與數(shù)據(jù)選擇器的地址輸入端連接,數(shù)據(jù)選擇器的輸出端分別與移位寄存器的輸入端和數(shù)據(jù)比較器的輸入端對(duì)應(yīng)連接,移位寄存器的輸出端與數(shù)據(jù)比較器的輸入端對(duì)應(yīng)連接,移位寄存器的總線端口與I2C總線接口連接,晶振的輸出端與壓控振蕩器的輸入端連接,壓控振蕩器和I2C總線接口分別與鎖相環(huán)/分頻器連接,鎖相環(huán)/分頻器的輸出端分別與數(shù)字信號(hào)處理器的控制信號(hào)產(chǎn)生及雷達(dá)狀態(tài)采集器、回波信號(hào)處理及總線數(shù)據(jù)轉(zhuǎn)發(fā)器、高速通信接口連接。
      [0029]上述結(jié)構(gòu)中,定時(shí)器用于產(chǎn)生上電復(fù)位信號(hào),上電后經(jīng)過(guò)一定時(shí)間后電路板達(dá)到穩(wěn)定狀態(tài),進(jìn)入穩(wěn)態(tài)后產(chǎn)生復(fù)位完成信號(hào),觸發(fā)器根據(jù)該信號(hào)發(fā)起可編程時(shí)鐘合成器的配置;觸發(fā)器用于產(chǎn)生配置使能信號(hào),通過(guò)不同的復(fù)位信號(hào)以及數(shù)據(jù)比較器的輸出信號(hào)確定是否需要對(duì)可編程時(shí)鐘合成器進(jìn)行配置或重新配置;加法器用于產(chǎn)生數(shù)據(jù)選擇器的選擇地址,根據(jù)不同的選擇地址輸出不同的值,共計(jì)64組輸出;數(shù)據(jù)選擇器內(nèi)部自帶64個(gè)待選擇數(shù)據(jù),根據(jù)加法器輸出的地址,選擇對(duì)應(yīng)的數(shù)據(jù)輸出至移位寄存器;移位寄存器產(chǎn)生I2C時(shí)序,實(shí)現(xiàn)并行數(shù)據(jù)至串行數(shù)據(jù)的轉(zhuǎn)換和串行數(shù)據(jù)至并行數(shù)據(jù)的轉(zhuǎn)換,配置可編程時(shí)鐘合成器時(shí)采用并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)的方式,回讀可編程時(shí)鐘合成器內(nèi)部寄存器值時(shí)采用串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)的方式;數(shù)據(jù)比較器用于比較回讀到的可編程時(shí)鐘合成器內(nèi)部寄存器值與配置值是否一致,觸發(fā)器通過(guò)數(shù)據(jù)比較器輸出產(chǎn)生重新配置信號(hào)。
      [0030]本實(shí)用新型采用CPLD并基于其內(nèi)部的移位寄存器實(shí)現(xiàn)I2C協(xié)議靈活操作可編程時(shí)鐘合成器,由可編程時(shí)鐘合成器通過(guò)一個(gè)晶振的初始時(shí)鐘信號(hào)產(chǎn)生三個(gè)高性能數(shù)字信號(hào)處理器所需的時(shí)鐘信號(hào),并將三個(gè)時(shí)鐘信號(hào)分別輸出給高性能數(shù)字信號(hào)處理器的控制信號(hào)產(chǎn)生及雷達(dá)狀態(tài)采集器、回波信號(hào)處理及總線數(shù)據(jù)轉(zhuǎn)發(fā)器、高速通信接口,為高性能數(shù)字信號(hào)處理器精確實(shí)現(xiàn)各種功能提供基礎(chǔ)。
      [0031]上述實(shí)施例只是本實(shí)用新型的較佳實(shí)施例,并不是對(duì)本實(shí)用新型技術(shù)方案的限制,只要是不經(jīng)過(guò)創(chuàng)造性勞動(dòng)即可在上述實(shí)施例的基礎(chǔ)上實(shí)現(xiàn)的技術(shù)方案,均應(yīng)視為落入本實(shí)用新型專(zhuān)利的權(quán)利保護(hù)范圍內(nèi)。
      【主權(quán)項(xiàng)】
      1.一種數(shù)字信號(hào)處理器的時(shí)鐘產(chǎn)生電路,包括晶振,其特征在于:還包括可編程時(shí)鐘合成器和CPLD,所述可編程時(shí)鐘合成器內(nèi)設(shè)有鎖相環(huán)/分頻器、壓控振蕩器和I2C總線接口,所述CPLD內(nèi)設(shè)有定時(shí)器、觸發(fā)器、移位寄存器、加法器、數(shù)據(jù)選擇器和數(shù)據(jù)比較器,所述定時(shí)器的輸出端和所述數(shù)據(jù)比較器的輸出端分別與所述觸發(fā)器的觸發(fā)輸入端連接,所述觸發(fā)器的觸發(fā)輸出端分別與所述加法器的觸發(fā)輸入端和所述移位寄存器的觸發(fā)輸入端連接,所述加法器的輸出端與所述數(shù)據(jù)選擇器的地址輸入端連接,所述數(shù)據(jù)選擇器的輸出端分別與所述移位寄存器的輸入端和所述數(shù)據(jù)比較器的輸入端對(duì)應(yīng)連接,所述移位寄存器的輸出端與所述數(shù)據(jù)比較器的輸入端對(duì)應(yīng)連接,所述移位寄存器的總線端口與所述I2C總線接口連接,所述晶振的輸出端與所述壓控振蕩器的輸入端連接,所述壓控振蕩器和所述I2C總線接口分別與所述鎖相環(huán)/分頻器連接,所述鎖相環(huán)/分頻器的輸出端分別與所述數(shù)字信號(hào)處理器的控制信號(hào)產(chǎn)生及雷達(dá)狀態(tài)采集器、回波信號(hào)處理及總線數(shù)據(jù)轉(zhuǎn)發(fā)器、高速通信接口連接。2.根據(jù)權(quán)利要求1所述的數(shù)字信號(hào)處理器的時(shí)鐘產(chǎn)生電路,其特征在于:所述可編程時(shí)鐘合成器的型號(hào)為“CDCE937”,所述CPLD的型號(hào)為“EPM570T100”。
      【專(zhuān)利摘要】本實(shí)用新型公開(kāi)了一種數(shù)字信號(hào)處理器的時(shí)鐘產(chǎn)生電路,包括晶振、可編程時(shí)鐘合成器和CPLD,可編程時(shí)鐘合成器內(nèi)設(shè)有鎖相環(huán)/分頻器、壓控振蕩器和I2C總線接口,CPLD內(nèi)設(shè)有定時(shí)器、觸發(fā)器、移位寄存器、加法器、數(shù)據(jù)選擇器和數(shù)據(jù)比較器,用于產(chǎn)生控制信號(hào)的CPLD的移位寄存器與所述I2C總線接口連接,晶振與壓控振蕩器的輸入端連接,壓控振蕩器和I2C總線接口分別與鎖相環(huán)/分頻器連接,鎖相環(huán)/分頻器的輸出端分別與數(shù)字信號(hào)處理器的三個(gè)可編程器件連接。本實(shí)用新型采用可編程時(shí)鐘合成器產(chǎn)生多路數(shù)字時(shí)鐘,采用CPLD基于移位寄存器實(shí)現(xiàn)I2C協(xié)議靈活操作可編程時(shí)鐘合成器,具有干擾小、結(jié)構(gòu)較為簡(jiǎn)單、控制靈活、穩(wěn)定性高、通用性強(qiáng)的優(yōu)點(diǎn)。
      【IPC分類(lèi)】H03L7/18, H03L7/099
      【公開(kāi)號(hào)】CN204681338
      【申請(qǐng)?zhí)枴緾N201520513027
      【發(fā)明人】羅繼成
      【申請(qǐng)人】成都遠(yuǎn)望科技有限責(zé)任公司
      【公開(kāi)日】2015年9月30日
      【申請(qǐng)日】2015年7月15日
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