專利名稱：一種用于納米cmos電路結(jié)構(gòu)的i/o引腳分配方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種納米CMOS電路結(jié)構(gòu)的自動(dòng)化設(shè)計(jì)方法，尤其是涉及一種用于納 米CMOS電路結(jié)構(gòu)的I/O引腳分配方法。
背景技術(shù)：
目前硅基集成電路大規(guī)模生產(chǎn)技術(shù)已經(jīng)達(dá)到0. 09、. 065微米工藝，進(jìn)一步將達(dá) 到0. 045微米甚至達(dá)到納米級。隨著集成電路線寬的進(jìn)一步縮小，硅基微電子技術(shù)將遇到 許多難以克服的挑戰(zhàn)(1)通過光刻工藝控制線寬難度劇增，已經(jīng)遠(yuǎn)遠(yuǎn)超出了當(dāng)今制造水 平，使得開發(fā)相應(yīng)工具的制造成本暴漲。( 量子效應(yīng)使得連線之間的串?dāng)_日益嚴(yán)重，阻 礙了信號(hào)的完整性。由于這些原因，硅基微電子技術(shù)將沒有辦法滿足人類對信息量不斷增 長的需求，從而有研究人士預(yù)言摩爾定律時(shí)代即將終結(jié)，后CMOS時(shí)代即將到來，找尋硅基 CMOS芯片的替代品已是當(dāng)務(wù)之急。美國Mony Brook大學(xué)LiWiarev等提出的結(jié)合納米技術(shù)和傳統(tǒng)CMOS工藝的 CMOS/納米線/分子混合(Cmos / nanowire / MOLecular hybrid, CM0L)電路結(jié)構(gòu)引起研 究者們的廣泛關(guān)注，被認(rèn)為是最有前途的CMOS替代技術(shù)之一。CMOL電路結(jié)構(gòu)是利用MOS 管豐富的邏輯功能和納米線的高密度結(jié)合在一起的混合結(jié)構(gòu)，它既具有當(dāng)前占主導(dǎo)地位的 CMOS工藝的長處又有納米器件具有的分子級尺寸的優(yōu)點(diǎn)。在CMOL電路結(jié)構(gòu)中有效納米器 件的集成度可達(dá)到IO12每平方厘米。在功耗可控的范圍內(nèi)，它的每平方厘米電路信息處理 能力可以達(dá)到驚人的每秒102°次邏輯操作。由于采用CMOL電路結(jié)構(gòu)不但在低功耗計(jì)算和 高速邏輯運(yùn)算等方面有著潛在的不可估量的前景，而且可以使現(xiàn)有的集成度提高一個(gè)數(shù)量 級以上，從而受到研究者們的廣泛重視并得到迅速發(fā)展。目前CMOL電路結(jié)構(gòu)已經(jīng)被成功運(yùn) 用到存儲(chǔ)器，CMOL FPGA以及神經(jīng)元電路中。根據(jù) Gang Chen, Xiaoyu Song, Ping Hu 等人在 IEEE Transaction on Nanotechnology, 2009，8(3)，322-329 上的文章“A Theoretical Investigation on CMOL FPGA Cell Assignment Problem”。CMOL電路包含兩層層疊結(jié)構(gòu)。其中一層為CMOS 反相器陣列，如圖2中所示的實(shí)線網(wǎng)格。另外一層為納米連線層，如圖2中所示的虛線網(wǎng)格。 納二極管位于納米連線層中相互垂直的納米線交叉點(diǎn)中，如圖2中的B，C。通過配置納二 極管的開關(guān)狀態(tài)，每個(gè)CMOS反相器均可通過納米線與其他的CMOS反相器進(jìn)行連通。舉例 說明，圖2中的CMOS反相器A與納米線x6和y4連接，設(shè)置納二極管B，C為通路狀態(tài)，那 么CMOS反相器A和納二極管B，C就構(gòu)成了一個(gè)或非門，其中x4和xl2為輸入，x6為輸出。 CMOL電路結(jié)構(gòu)可看成是一個(gè)二維單元陣列，其中每個(gè)CMOL單元包含一個(gè)CMOS反相器和若 干納米線以及納二極管，如圖2中的一個(gè)實(shí)線網(wǎng)格所包含的區(qū)域即稱為一個(gè)CMOL單元。CMOL電路結(jié)構(gòu)中納米線周期性斷開，所以特定的CMOL單元只能和其周圍的有限 個(gè)CMOL單元完成直接連通，這些CMOL單元構(gòu)成了該特定CMOL單元的連通域。如圖3所 示為一個(gè) 太m^大小的CMOL電路結(jié)
構(gòu)，其中; = 10 ,7 = 8。若兩點(diǎn)坐標(biāo)分別為(& ,^),( , J2 )，則兩點(diǎn)間的曼哈頓距離為丨巧-巧丨 + Λ-Λ 。圖3中從A右上角出發(fā)，以曼哈頓距離形成的與坐標(biāo)軸成45 的
正方形區(qū)域所包含的完整CMOL單元?jiǎng)t構(gòu)成了連通域，其中曼哈頓距離的大小又稱為連通 域的連通半徑r，A右上角的實(shí)心點(diǎn)到圖3中的虛心點(diǎn)間的曼哈頓距離即為3。圖3中A的 連通域Λ (A) = {cV …C10)?；诨蚍情T的電路可看作一個(gè)無環(huán)有向圖(Directed acyclic graph, DAG) G·.
權(quán)利要求
1. 一種用于納米CMOS電路結(jié)構(gòu)的I/O引腳分配方法，其特征在于包括以下步驟 步驟①定義電路網(wǎng)表包含I/O引腳、邏輯門單元以及互連線；取一個(gè)基于 或非門的輸入電路網(wǎng)表，將該輸入電路網(wǎng)表中的I引腳和0引腳分別保存到集合 1，O中，總的I/O引腳數(shù)目為《=丨/丨+|0|，將該輸入電路網(wǎng)表中的邏輯門單元保存到集合 σ中,邏輯門單元數(shù)目為M=IGiI ;步驟②定義納米CMOS電路結(jié)構(gòu)為一個(gè)二維單元陣列Ψ = 而而而…q-J·，其大小 為X’，橫向坐標(biāo)為X，縱向坐標(biāo)為7，其中q ￠€
)為一個(gè)納米CMOS單元，即納米 CMOS單元數(shù)目《 = ;該二維單元陣列的最外圍納米CMOS單元為I/O引腳分配區(qū)域， 該二維單元陣列的其余納米CMOS單元為邏輯門單元分配區(qū)域；分配z^·'規(guī)模大小的納米 CMOS電路陣列，使得I/O引腳被分配到I/O引腳分配區(qū)域，邏輯門單元被分配到邏輯門單元 分配區(qū)域，X，7需滿足(1)[2(χ+7) - 4] > [ *(l+p%)](2)其中P為冗余控制參數(shù),P取值范圍為
；步驟③在納米CMOS電路結(jié)構(gòu)中，通過納米線和可編程納二極管能與特定納米CMOS單 元A直接相連的納米CMOS單元?jiǎng)t構(gòu)成了納米CMOS單元A的連通域Λ(Α),連通域包含的 納米CMOS單元個(gè)數(shù)|Λ(Α)|= 2i (i -D-I,其中R為連通域半徑；取一個(gè)輸入引腳i e/，計(jì) 算^的扇出度化力)，當(dāng)其中這,為高扇出閾值，將輸入引腳i復(fù)制為。，使得 ^ -且與輸入引腳》具有相同的邏輯功能；步驟④取一個(gè)輸出引腳.31￡( ,計(jì)算的扇入度馬 ,當(dāng)A >Df ，插入一對反相器Mv1 eG和e G來擴(kuò)大連通域的范圍，其中試為高扇出閾值； 步驟⑤重復(fù)步驟③，步驟④直到所有的1/0引腳均被遍歷。
全文摘要
本發(fā)明公開了一種用于納米CMOS電路結(jié)構(gòu)的I/O引腳分配方法，優(yōu)點(diǎn)在于本發(fā)明提出的方法可有效解決納米CMOS電路I/O引腳分配連通域有限的情況，為電路整體分配降低了復(fù)雜度。通過分析輸入引腳I的扇出度，當(dāng)其大于某一閾值，則通過邏輯復(fù)制以擴(kuò)大連通域；分析輸出引腳O的扇入度，當(dāng)其大于某一閾值，則通過插入一對反相器組將連通域擴(kuò)大，從而緩解了電路中I/O引腳高扇出/扇入所帶來的分配難度。通過實(shí)例驗(yàn)證，本發(fā)明的方法能有效解決納米CMOS電路結(jié)構(gòu)的I/O引腳分配難的問題。
文檔編號(hào)G06F17/50GK102103647SQ20111002187
公開日2011年6月22日 申請日期2011年1月19日 優(yōu)先權(quán)日2011年1月19日
發(fā)明者儲(chǔ)著飛, 夏銀水, 王倫耀 申請人:寧波大學(xué)