本發(fā)明屬于多顆CPU之間的對(duì)等平行架構(gòu)（SMP）技術(shù)領(lǐng)域，具體地涉及一種基于PCIE總線的SMP計(jì)算系統(tǒng)。

背景技術(shù)：

多顆CPU的平行架構(gòu)應(yīng)用問題由來已久，當(dāng)下的服務(wù)器中有8核16線程的CPU，PC中常見的4核8線程CPU，現(xiàn)下高端手機(jī)也已經(jīng)采用了8核8線程的CPU作為主控制器。SMP技術(shù)發(fā)展到當(dāng)下已經(jīng)相對(duì)成熟了，但是也仍然存在一些問題，可以進(jìn)行改進(jìn)。

當(dāng)下SMP技術(shù)主要有兩種思路，其一在CPU封裝內(nèi)部實(shí)現(xiàn)，通過不斷提高單晶硅的生產(chǎn)工藝(40nm、32nm、28nm、22nm、16nm)以在固定體積封裝內(nèi)實(shí)現(xiàn)多個(gè)CPU計(jì)算核心；其二是在CPU封裝外部利用高速總線的方式連接多個(gè)CPU，以實(shí)現(xiàn)對(duì)等平行架構(gòu)（比如IBM 的 Linux Beowulf利用的10Gb的光纖連接）。但不論哪種方式都不能解決彈性構(gòu)建和成本消耗的問題。

現(xiàn)有技術(shù)存在的主要缺點(diǎn)如下：

1）CPU封裝內(nèi)部構(gòu)件SMP，成本高、周期長、不能彈性構(gòu)建。

2）用光纖網(wǎng)絡(luò)的方式構(gòu)建SMP，占用空間大、傳輸速率有限、成本也并不低廉。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)上述技術(shù)問題，本發(fā)明旨在提供一種基于PCIE總線的SMP計(jì)算系統(tǒng)，以解決成本和彈性構(gòu)建等問題之間的矛盾，具有成本低廉、可彈性構(gòu)建的優(yōu)點(diǎn)。

為達(dá)到上述目的，本發(fā)明的技術(shù)方案是：

一種基于PCIE總線的SMP計(jì)算系統(tǒng)，其特征在于，包括通過PCIE總線連接的至少一個(gè)SoC對(duì)等計(jì)算單元、PCIE總線適配器和BOOT啟動(dòng)管理模塊；

所述SoC對(duì)等計(jì)算單元為計(jì)算在總體，包括PCIE總線接口，并與PCIE總線適配器遵循相同版本內(nèi)容的PCIE總線協(xié)議；

所述PCIE總線適配器，用于對(duì)SoC對(duì)等計(jì)算單元計(jì)算數(shù)據(jù)計(jì)算指令進(jìn)行管理、交換、轉(zhuǎn)發(fā)；

所述BOOT啟動(dòng)管理模塊是基于uboot內(nèi)核和PCIE驅(qū)動(dòng)的啟動(dòng)控制模塊，在啟動(dòng)過程中負(fù)責(zé)識(shí)別SoC中的CPU、配置每個(gè)CPU的PCIE交互驅(qū)動(dòng)、設(shè)置PCIE總線適配器中的調(diào)度管理信息。

本發(fā)明還公開了基于PCIE總線的SMP計(jì)算系統(tǒng)的計(jì)算方法，其特征在于，包括以下步驟：

S11：初始化BOOT啟動(dòng)管理模塊，BOOT啟動(dòng)管理模塊分配數(shù)據(jù)、控制、中斷地址；

S12：初始化PCIE總線適配器，通過PCIE總線通信檢測，啟動(dòng)SoC對(duì)等計(jì)算單元；

S13：PCIE總線適配器解析分配控制地址和數(shù)據(jù)地址，并進(jìn)行內(nèi)存交互，使得CPU操作。

與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是：

1、成本低廉，利用PCIe總線連接現(xiàn)有多個(gè)SoC芯片封裝，實(shí)現(xiàn)SMP。

2、可彈性構(gòu)建，此方法在應(yīng)用的階段只需根據(jù)計(jì)算需求選擇不同數(shù)量的計(jì)算節(jié)點(diǎn)，并設(shè)計(jì)對(duì)應(yīng)數(shù)量的數(shù)據(jù)總線連接器，進(jìn)行計(jì)算節(jié)點(diǎn)連接即可。

附圖說明

圖1為本發(fā)明基于PCIE總線的SMP計(jì)算系統(tǒng)的架構(gòu)圖；

圖2為本發(fā)明基于PCIE總線的SMP計(jì)算系統(tǒng)的啟動(dòng)流程圖；

圖3為本發(fā)明基于PCIE總線的SMP計(jì)算系統(tǒng)的運(yùn)行流程圖。

具體實(shí)施方式

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明了，下面結(jié)合具體實(shí)施方式以及附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說明。應(yīng)該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說明中，省略了對(duì)公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本發(fā)明的概念。

實(shí)施例：

由圖1所示，本發(fā)明的總體架構(gòu)主要包含三個(gè)核心部分，即SoC對(duì)等計(jì)算單元、PCIE總線適配器和BOOT啟動(dòng)管理模塊。其主要描述如下：

a.SoC對(duì)等計(jì)算單元

SoC對(duì)等計(jì)算單元是本SMP架構(gòu)的核心計(jì)算總體，它可以是具有PCIE總線接口的各種SoC芯片，并與架構(gòu)中的PCIE總線適配器遵循相同版本內(nèi)容的PCIE總線協(xié)議。

b.PCIE總線適配器

PCIE總線適配器是本計(jì)算架構(gòu)的總體數(shù)據(jù)交換總線控制器，各個(gè)SoC的計(jì)算數(shù)據(jù)計(jì)算指令均有PCIE總線適配器進(jìn)行管理、交換、轉(zhuǎn)發(fā)。

c.BOOT啟動(dòng)管理模塊

BOOT啟動(dòng)管理模塊是基于uboot內(nèi)核和PCIE驅(qū)動(dòng)的啟動(dòng)控制模塊，在啟動(dòng)過程中負(fù)責(zé)識(shí)別SoC中的CPU、配置每個(gè)CPU的PCIE交互驅(qū)動(dòng)、設(shè)置PCIE總線適配器中的調(diào)度管理信息。

如圖2、3所示，該系統(tǒng)的運(yùn)行方法包括基本的啟動(dòng)時(shí)序和基本的運(yùn)行時(shí)序。

基本的啟動(dòng)時(shí)序：

初始化BOOT啟動(dòng)管理模塊，BOOT啟動(dòng)管理模塊分配數(shù)據(jù)、控制、中斷地址；

初始化PCIE總線適配器，SoC啟動(dòng)，通過PCIE總線通信檢測；

啟動(dòng)正?；蛘咻敵鲥e(cuò)誤信息，啟動(dòng)停止。

正常運(yùn)行的時(shí)序：

PCIE總線適配器解析分配控制地址，并進(jìn)行內(nèi)存交互；

PCIE總線適配器解析分配數(shù)據(jù)地址，并進(jìn)行內(nèi)存交互；

使得CPU操作。

應(yīng)當(dāng)理解的是，本發(fā)明的上述具體實(shí)施方式僅僅用于示例性說明或解釋本發(fā)明的原理，而不構(gòu)成對(duì)本發(fā)明的限制。因此，在不偏離本發(fā)明的精神和范圍的情況下所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。此外，本發(fā)明所附權(quán)利要求旨在涵蓋落入所附權(quán)利要求范圍和邊界、或者這種范圍和邊界的等同形式內(nèi)的全部變化和修改例。