本發(fā)明涉及一種數(shù)據(jù)傳輸機(jī)制，且特別涉及一種數(shù)據(jù)傳輸方法、存儲(chǔ)器存儲(chǔ)裝置及存儲(chǔ)器控制電路單元。
背景技術(shù)：
：：數(shù)碼相機(jī)、移動(dòng)電話與MP3播放器在這幾年來的成長十分迅速，使得消費(fèi)者對(duì)存儲(chǔ)媒體的需求也急速增加。由于可復(fù)寫式非易失性存儲(chǔ)器模塊(例如，快閃存儲(chǔ)器)具有數(shù)據(jù)非易失性、省電、體積小，以及無機(jī)械結(jié)構(gòu)等特性，所以非常適合內(nèi)建于上述所舉例的各種可攜式多媒體裝置中。為了配合可復(fù)寫式非揮發(fā)性存儲(chǔ)器的存儲(chǔ)器存儲(chǔ)裝置(如，固態(tài)硬盤)的較高的寫入/讀取速度，許多數(shù)據(jù)傳輸接口(例如，高速周邊零件連接接口，PCIe接口)也開始支援更高階的數(shù)據(jù)傳輸協(xié)定，例如，快速非揮發(fā)性存儲(chǔ)器(Non-VolatileMemoryexpress，NVMe)接口標(biāo)準(zhǔn)，以發(fā)揮高速的可復(fù)寫式非揮發(fā)性存儲(chǔ)器存儲(chǔ)裝置的工作效率。在快速非揮發(fā)性存儲(chǔ)器接口標(biāo)準(zhǔn)下，存儲(chǔ)器存儲(chǔ)裝置的存儲(chǔ)器管理電路會(huì)主動(dòng)地從主機(jī)系統(tǒng)依序地讀取主機(jī)系統(tǒng)所記錄的每一個(gè)提交陣列中的指令，并依照所讀取的先后順序?qū)⒋诵┲噶顣捍嬗诖鎯?chǔ)器存儲(chǔ)裝置中的指令陣列中。之后，存儲(chǔ)器管理電路即可根據(jù)指令陣列中的指令對(duì)可復(fù)寫式非易失性存儲(chǔ)器模塊進(jìn)行數(shù)據(jù)存取。然而，若一個(gè)提交陣列中記錄有對(duì)應(yīng)于使用者所執(zhí)行的操作的大量指令時(shí)，存儲(chǔ)器存儲(chǔ)裝置中的指令陣列的空間將很快地被此提交陣列中的指令用盡。此時(shí)，倘若主機(jī)系統(tǒng)收到使用者的另一操作，則存儲(chǔ)器存儲(chǔ)裝置中將沒有足夠的空間存儲(chǔ)對(duì)應(yīng)此另一操作的指令，且對(duì)應(yīng)此另一操作的指令必須待已暫存于指令陣列中的大量指令都被處理后才能被執(zhí)行。由此可知，現(xiàn)有的數(shù)據(jù)傳輸機(jī)制并無法滿足對(duì)應(yīng)不同操作的指令被執(zhí)行的即時(shí)性。特別是，當(dāng)上述使用者的另一操作僅需對(duì)少量數(shù)據(jù)進(jìn)行存取時(shí)，使用者仍需經(jīng)長時(shí)間的等待才能得到系統(tǒng)的回應(yīng)，進(jìn)而帶給使用者不佳的操作體驗(yàn)。技術(shù)實(shí)現(xiàn)要素：本發(fā)明提供一種數(shù)據(jù)傳輸方法、存儲(chǔ)器存儲(chǔ)裝置與存儲(chǔ)器控制電路單元，其能夠滿足對(duì)應(yīng)不同操作的指令被執(zhí)行的即時(shí)性，進(jìn)而提升使用者的操作體驗(yàn)。本發(fā)明的一范例實(shí)施例提出一種數(shù)據(jù)傳輸方法，用于存儲(chǔ)器存儲(chǔ)裝置與主機(jī)系統(tǒng)之間的數(shù)據(jù)傳輸操作，其中所述主機(jī)系統(tǒng)記錄多個(gè)提交陣列。本數(shù)據(jù)傳輸方法包括：從所述主機(jī)系統(tǒng)獲得第一提交陣列中的至少一第一指令，并判斷所述至少一第一指令的一第一數(shù)據(jù)量是否符合第一預(yù)定條件；當(dāng)所述第一數(shù)據(jù)量符合所述第一預(yù)定條件時(shí)，從所述主機(jī)系統(tǒng)獲得第二提交陣列中的至少一第二指令；以及對(duì)所述存儲(chǔ)器存儲(chǔ)裝置中的可復(fù)寫式非易失性存儲(chǔ)器模塊依序地執(zhí)行對(duì)應(yīng)所述至少一第一指令與所述至少一第二指令的數(shù)據(jù)存取操作。在本發(fā)明的一范例實(shí)施例中，所述判斷至少一第一指令的第一數(shù)據(jù)量是否符合第一預(yù)定數(shù)據(jù)量的步驟包括：依序地讀取多筆具有第一數(shù)量的第一指令，并累加每一筆具有所述第一數(shù)量的第一指令的數(shù)據(jù)量以獲得所述第一數(shù)據(jù)量；以及當(dāng)所述第一數(shù)據(jù)量大于第一預(yù)定數(shù)據(jù)量時(shí)，判定所述第一數(shù)據(jù)量符合所述第一預(yù)定條件，并停止從所述主機(jī)系統(tǒng)讀取所述第一提交陣列中的指令。在本發(fā)明的一范例實(shí)施例中，所述第二提交陣列的至少一第二指令符合第二預(yù)定條件，且第二預(yù)定條件為至少一第二指令的第二數(shù)據(jù)量大于或等于第二預(yù)定數(shù)據(jù)量，其中所述第二預(yù)定數(shù)據(jù)量不同于所述第一預(yù)定數(shù)據(jù)量。在本發(fā)明的一范例實(shí)施例中，所述判斷至少一第一指令的第一數(shù)據(jù)量是否符合第一預(yù)定數(shù)據(jù)量的步驟包括：依序地讀取多筆具有第一數(shù)量的第一指令，并累加每一筆具有所述第一數(shù)量的第一指令的數(shù)據(jù)量以獲得所述第一數(shù)據(jù)量；以及當(dāng)所述第一數(shù)據(jù)量非大于第一預(yù)定數(shù)據(jù)量時(shí)，判定所述第一數(shù)據(jù)量符合所述第一預(yù)定條件，并停止從主機(jī)系統(tǒng)讀取第一提交陣列中的指令，其中第一數(shù)據(jù)量與第一預(yù)定數(shù)據(jù)量之間的差值小于第一數(shù)據(jù)量門檻值。在本發(fā)明的一范例實(shí)施例中，所述第二提交陣列的至少一第二指令符合第二預(yù)定條件，且第二預(yù)定條件為至少一第二指令的第二數(shù)據(jù)量非大于第二預(yù)定數(shù)據(jù)量。其中所述第二數(shù)據(jù)量與所述第二預(yù)定數(shù)據(jù)量之間的差值小于第二數(shù)據(jù)量門檻值，其中所述第二預(yù)定數(shù)據(jù)量不同于所述第一預(yù)定數(shù)據(jù)量，且所述第二數(shù)據(jù)量門檻值不同于所述第一數(shù)據(jù)量門檻值。在本發(fā)明的一范例實(shí)施例中，所述當(dāng)?shù)谝粩?shù)據(jù)量符合第一預(yù)定條件時(shí)，從主機(jī)系統(tǒng)獲得第二提交陣列中符合第二預(yù)定條件的至少一第二指令的步驟還包括：將符合第一預(yù)定條件的至少一第一指令放入指令陣列中；以及將所述至少一第二指令放入所述指令陣列中的所述至少一第一指令之后。在本發(fā)明的一范例實(shí)施例中，所述至少一第一指令包括寫入指令或讀取指令，以及所述至少一第二指令包括寫入指令或讀取指令。在本發(fā)明的一范例實(shí)施例中，所述從主機(jī)系統(tǒng)獲得第一提交陣列中的至少一第一指令的步驟是反應(yīng)于來自所述主機(jī)系統(tǒng)的一指令通知。所述指令通知指示所述提交陣列中至少一提交陣列存儲(chǔ)有至少一指令。在本發(fā)明的一范例實(shí)施例中，所述存儲(chǔ)器存儲(chǔ)裝置相容于一快速非揮發(fā)性存儲(chǔ)器(NVMexpress)接口標(biāo)準(zhǔn)。本發(fā)明的另一范例實(shí)施例提供一種存儲(chǔ)器存儲(chǔ)裝置，其包括連接接口單元、可復(fù)寫式非易失性存儲(chǔ)器模塊及存儲(chǔ)器控制電路單元。所述連接接口單元用以耦接至主機(jī)系統(tǒng)，且所述主機(jī)系統(tǒng)記錄多個(gè)提交陣列。所述存儲(chǔ)器控制電路單元耦接至所述連接接口單元與所述可復(fù)寫式非易失性存儲(chǔ)器模塊，所述存儲(chǔ)器控制電路單元用以從所述主機(jī)系統(tǒng)獲得第一提交陣列中的至少一第一指令，并判斷所述至少一第一指令的第一數(shù)據(jù)量是否符合第一預(yù)定條件。所述存儲(chǔ)器控制電路單元還用以當(dāng)所述第一數(shù)據(jù)量符合所述第一預(yù)定條件時(shí)，從所述主機(jī)系統(tǒng)獲得第二提交陣列中的至少一第二指令。所述存儲(chǔ)器控制電路單元還用以發(fā)送第一存取指令陣列以指示對(duì)所述可復(fù)寫式非易失性存儲(chǔ)器模塊依序地執(zhí)行對(duì)應(yīng)至少一第一指令與所述至少一第二指令的數(shù)據(jù)存取操作。在本發(fā)明的一范例實(shí)施例中，所述判斷至少一第一指令的第一數(shù)據(jù)量是否符合第一預(yù)定條件的操作中，所述存儲(chǔ)器控制電路單元還用以依序地讀取多筆具有第一數(shù)量的第一指令，并累加每一筆具有所述第一數(shù)量的第一指令的數(shù)據(jù)量以獲得所述第一數(shù)據(jù)量。所述存儲(chǔ)器控制電路單元還用以當(dāng)所述第一數(shù)據(jù)量大于或等于第一預(yù)定數(shù)據(jù)量時(shí)，判定所述第一數(shù)據(jù)量符合所述第一預(yù)定數(shù)據(jù)量，并停止從所述主機(jī)系統(tǒng)讀取所述第一提交陣列中的指令。在本發(fā)明的一范例實(shí)施例中，所述第二提交陣列的至少一第二指令符合第二預(yù)定條件，且所述第二預(yù)定條件為至少一第二指令的第二數(shù)據(jù)量或等于第二預(yù)定數(shù)據(jù)量，其中所述第二預(yù)定數(shù)據(jù)量不同于所述第一預(yù)定數(shù)據(jù)量。在本發(fā)明的一范例實(shí)施例中，所述判斷至少一第一指令的第一數(shù)據(jù)量是否符合第一預(yù)定條件的操作中，所述存儲(chǔ)器控制電路單元還用以依序地讀取多筆具有第一數(shù)量的第一指令，并累加每一筆具有所述第一數(shù)量的第一指令的數(shù)據(jù)量以獲得所述第一數(shù)據(jù)量。所述存儲(chǔ)器控制電路單元還用以當(dāng)所述第一數(shù)據(jù)量非大于第一預(yù)定數(shù)據(jù)量時(shí)，判定所述第一數(shù)據(jù)量符合所述第一預(yù)定條件，并停止從所述主機(jī)系統(tǒng)讀取該第一提交陣列中的指令，其中所述第一數(shù)據(jù)量與所述第一預(yù)定數(shù)據(jù)量之間的差值小于第一數(shù)據(jù)量門檻值。在本發(fā)明的一范例實(shí)施例中，所述第二提交陣列的至少一第二指令符合第二預(yù)定條件，且所述第二預(yù)定條件為所述至少一第二指令的第二數(shù)據(jù)量非大于第二預(yù)定數(shù)據(jù)量，其中所述第二數(shù)據(jù)量與第二預(yù)定數(shù)據(jù)量之間的差值小于第二數(shù)據(jù)量門檻值。其中所述第二預(yù)定數(shù)據(jù)量不同于所述第一預(yù)定數(shù)據(jù)量，且所述第二數(shù)據(jù)量門檻值不同于所述第一數(shù)據(jù)量門檻值。在本發(fā)明的一范例實(shí)施例中，在當(dāng)?shù)谝粩?shù)據(jù)量符合第一預(yù)定條件時(shí)，從主機(jī)系統(tǒng)獲得第二提交陣列中的至少一第二指令的操作中，所述存儲(chǔ)器控制電路單元還用以將符合所述第一預(yù)定條件的所述至少一第一指令放入指令陣列中，以及將所述至少一第二指令放入所述指令陣列中的所述至少一第一指令之后。在本發(fā)明的一范例實(shí)施例中，所述至少一第一指令包括寫入指令或讀取指令，以及所述至少一第二指令包括寫入指令或讀取指令。在本發(fā)明的一范例實(shí)施例中，所述從主機(jī)系統(tǒng)獲得第一提交陣列中的至少一第一指令的的操作是反應(yīng)于來自所述主機(jī)系統(tǒng)的指令通知。所述指令通知指示所述提交陣列中至少一提交陣列存儲(chǔ)有至少一指令。在本發(fā)明的一范例實(shí)施例中，所述存儲(chǔ)器存儲(chǔ)裝置相容于一快速非揮發(fā)性存儲(chǔ)器接口標(biāo)準(zhǔn)。本發(fā)明的另一范例實(shí)施例提供一種存儲(chǔ)器控制電路單元，其用于控制可復(fù)寫式非易失性存儲(chǔ)器模塊，所述存儲(chǔ)器控制電路單元包括主機(jī)接口、存儲(chǔ)器接口及存儲(chǔ)器管理電路。所述主機(jī)接口用以耦接至主機(jī)系統(tǒng)，且所述主機(jī)系統(tǒng)記錄多個(gè)提交陣列。所述存儲(chǔ)器接口用以耦接至所述可復(fù)寫式非易失性存儲(chǔ)器模塊。所述存儲(chǔ)器管理電路耦接至所述主機(jī)接口與所述存儲(chǔ)器接口，且包括多個(gè)監(jiān)視電路，各個(gè)監(jiān)視電路分別對(duì)應(yīng)至所述提交陣列中的至少一提交陣列。所述存儲(chǔ)器管理電路用以從所述主機(jī)系統(tǒng)獲得第一提交陣列中的至少一第一指令，并判斷所述至少一第一指令的第一數(shù)據(jù)量是否符合第一預(yù)定條件。所述存儲(chǔ)器管理電路還用以當(dāng)所述第一數(shù)據(jù)量符合所述第一預(yù)定條件時(shí)，從所述主機(jī)系統(tǒng)獲得第二提交陣列中的至少一第二指令。所述存儲(chǔ)器管理電路還用以發(fā)送第一存取指令陣列以指示對(duì)所述可復(fù)寫式非易失性存儲(chǔ)器模塊執(zhí)行對(duì)應(yīng)所述至少一第一指令與所述至少一第二指令的數(shù)據(jù)存取操作。在本發(fā)明的一范例實(shí)施例中，上述監(jiān)視電路中的第一監(jiān)視電路用以記錄第一預(yù)定數(shù)據(jù)量，且在判斷至少一第一指令的第一數(shù)據(jù)量是否符合第一預(yù)定條件的操作中，所述存儲(chǔ)器管理電路還用以依序地讀取多筆具有第一數(shù)量的第一指令，并累加每一筆具有所述第一數(shù)量的第一指令的數(shù)據(jù)量以獲得所述第一數(shù)據(jù)量。所述存儲(chǔ)器管理電路還用以當(dāng)所述第一數(shù)據(jù)量大于或等于所述第一預(yù)定數(shù)據(jù)量時(shí)，判定所述第一數(shù)據(jù)量符合所述第一預(yù)定條件，并停止從所述主機(jī)系統(tǒng)讀取所述第一提交陣列中的指令。在本發(fā)明的一范例實(shí)施例中，所述監(jiān)視電路中的第二監(jiān)視電路用以記錄第二預(yù)定數(shù)據(jù)量，且所述第二提交陣列的所述至少一第二指令符合所述第二預(yù)定條件，其中第二預(yù)定條件為至少一第二指令的第二數(shù)據(jù)量大于或等于所述第二預(yù)定數(shù)據(jù)量，其中所述第二預(yù)定數(shù)據(jù)量不同于所述第一預(yù)定數(shù)據(jù)量。在本發(fā)明的一范例實(shí)施例中，上述監(jiān)視電路中的第一監(jiān)視電路用以記錄第一預(yù)定數(shù)據(jù)量，且在判斷至少一第一指令的第一數(shù)據(jù)量是否符合第一預(yù)定條件的操作中，所述存儲(chǔ)器管理電路還用以依序地讀取多筆具有第一數(shù)量的第一指令，并累加每一筆具有所述第一數(shù)量的第一指令的數(shù)據(jù)量以獲得所述第一數(shù)據(jù)量。所述存儲(chǔ)器管理電路還用以當(dāng)所述第一數(shù)據(jù)量非大于所述第一預(yù)定數(shù)據(jù)量時(shí)，判定所述第一數(shù)據(jù)量符合所述第一預(yù)定條件，并停止從所述主機(jī)系統(tǒng)讀取所述第一提交陣列中的指令。其中所述第一數(shù)據(jù)量與所述第一預(yù)定數(shù)據(jù)量之間的差值小于第一數(shù)據(jù)量門檻值。在本發(fā)明的一范例實(shí)施例中，所述監(jiān)視電路中的第二監(jiān)視電路用以記錄第二預(yù)定數(shù)據(jù)量，且所述第二提交陣列的所述至少一第二指令符合所述第二預(yù)定條件。其中第二預(yù)定條件為至少一第二指令的第二數(shù)據(jù)量非大于所述第二預(yù)定數(shù)據(jù)量，且所述第二數(shù)據(jù)量與所述第二預(yù)定數(shù)據(jù)量之間的差值小于第二數(shù)據(jù)量門檻值。其中所述第二預(yù)定數(shù)據(jù)量不同于所述第一預(yù)定數(shù)據(jù)量，且所述第二數(shù)據(jù)量門檻值不同于所述第一數(shù)據(jù)量門檻值。在本發(fā)明的一范例實(shí)施例中，在當(dāng)?shù)谝粩?shù)據(jù)量符合第一預(yù)定條件時(shí)，從主機(jī)系統(tǒng)獲得第二提交陣列中的至少一第二指令的操作中，所述存儲(chǔ)器管理電路還用以將符合所述第一預(yù)定條件的所述至少一第一指令放入指令陣列中，以及將所述至少一第二指令放入所述指令陣列中的所述至少一第一指令之后。在本發(fā)明的一范例實(shí)施例中，所述至少一第一指令包括寫入指令或讀取指令，以及所述至少一第二指令包括寫入指令或讀取指令。在本發(fā)明的一范例實(shí)施例中，所述從主機(jī)系統(tǒng)獲得第一提交陣列中的至少一第一指令的操作是反應(yīng)于來自所述主機(jī)系統(tǒng)的指令通知。所述指令通知指示所述提交陣列中至少一提交陣列存儲(chǔ)有至少一指令。在本發(fā)明的一范例實(shí)施例中，所述存儲(chǔ)器控制電路單元相容于快速非揮發(fā)性存儲(chǔ)器接口標(biāo)準(zhǔn)。基于上述，上述范例實(shí)施例是通過存儲(chǔ)器管理電路根據(jù)對(duì)應(yīng)每一提交陣列的預(yù)定數(shù)據(jù)量來分別地從每一提交陣列中獲取符合預(yù)定條件的指令，進(jìn)而依序地將每一提交陣列中具有特定數(shù)據(jù)量的指令緩存至存儲(chǔ)器存儲(chǔ)裝置。借此，提升對(duì)應(yīng)不同操作的指令被執(zhí)行的即時(shí)性。為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合所示附圖作詳細(xì)說明如下。附圖說明圖1是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的主機(jī)系統(tǒng)、存儲(chǔ)器存儲(chǔ)裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據(jù)本發(fā)明的另一范例實(shí)施例所顯示的主機(jī)系統(tǒng)、存儲(chǔ)器存儲(chǔ)裝置及I/O裝置的示意圖。圖3是根據(jù)本發(fā)明的另一范例實(shí)施例所顯示的主機(jī)系統(tǒng)與存儲(chǔ)器存儲(chǔ)裝置的示意圖。圖4是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的存儲(chǔ)器存儲(chǔ)裝置的概要方塊圖。圖5是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的存儲(chǔ)器控制電路單元的概要方塊圖。圖6是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的管理可復(fù)寫式非易失性存儲(chǔ)器模塊的示意圖。圖7是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的數(shù)據(jù)傳輸操作的示意圖。圖8A是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的NVMexpress接口標(biāo)準(zhǔn)所定義的指令獲取機(jī)制的示意圖。圖8B是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的NVMexpress接口標(biāo)準(zhǔn)所定義的另一指令獲取機(jī)制的示意圖。圖9是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的指令獲取機(jī)制與數(shù)據(jù)傳輸?shù)氖疽鈭D。圖10是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的從一個(gè)提交陣列中獲得符合預(yù)定條件的指令的流程圖。圖11是根據(jù)本發(fā)明的另一范例實(shí)施例所顯示的從一個(gè)提交陣列中獲得符合預(yù)定條件的指令的流程圖。圖12是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的數(shù)據(jù)傳輸方法的流程圖。附圖標(biāo)記說明：10：存儲(chǔ)器存儲(chǔ)裝置11：主機(jī)系統(tǒng)110：系統(tǒng)總線111：處理器112：隨機(jī)存取存儲(chǔ)器113：只讀存儲(chǔ)器114：數(shù)據(jù)傳輸接口12：輸入/輸出(I/O)裝置20：主機(jī)板201：U盤202：存儲(chǔ)卡203：固態(tài)硬盤204：無線存儲(chǔ)器存儲(chǔ)裝置205：全球定位系統(tǒng)模塊206：網(wǎng)絡(luò)接口卡207：無線傳輸裝置208：鍵盤209：屏幕210：喇叭32：SD卡33：CF卡34：嵌入式存儲(chǔ)裝置341：嵌入式多媒體卡342：嵌入式多芯片封裝存儲(chǔ)裝置402：連接接口單元404：存儲(chǔ)器控制電路單元406：可復(fù)寫式非易失性存儲(chǔ)器模塊502：存儲(chǔ)器管理電路504：主機(jī)接口506：存儲(chǔ)器接口508：錯(cuò)誤檢查與校正電路510：緩沖存儲(chǔ)器512：電源管理電路601：存儲(chǔ)區(qū)602：取代區(qū)610(0)～610(B)：實(shí)體單元612(0)～612(C)：邏輯單元711、721：指令陣列712、722：數(shù)據(jù)緩存713、723：完成陣列S701：步驟(傳送指令通知)S702：步驟(獲得指令)S703：步驟(傳送讀取數(shù)據(jù)或獲得寫入數(shù)據(jù))S704：步驟(傳送完成數(shù)據(jù))ASQ：管理員提交陣列SQ(0)～SQ(N)：提交陣列CQ(0)～CQ(M)：待完成指令陣列S81～S84：循環(huán)機(jī)制的獲取指令操作S85_1～S85_2、S86_1～S86_2、S87_1～S87_2、S801～S803：權(quán)重循環(huán)機(jī)制的獲取指令操作900(0)～900(N)：監(jiān)視電路S1001：步驟(依序地讀取多筆具有第一數(shù)量的第一指令，并累加每一筆具有此第一數(shù)量的第一指令的數(shù)據(jù)量以獲得第一數(shù)據(jù)量)S1003：步驟(判斷第一數(shù)據(jù)量是否大于或等于第一預(yù)定數(shù)據(jù)量)S1005：步驟(停止從主機(jī)系統(tǒng)讀取第一提交陣列中的指令)S1101：步驟(依序地讀取多筆具有第一數(shù)量的第一指令，并累加每一筆具有此第一數(shù)量的第一指令的數(shù)據(jù)量以獲得第一數(shù)據(jù)量)S1103：步驟(判斷第一數(shù)據(jù)量是否非大于第一預(yù)定數(shù)據(jù)量，其中第一數(shù)據(jù)量與第一預(yù)定數(shù)據(jù)量之間的差值小于第一數(shù)據(jù)量門檻值)S1105：步驟(停止從主機(jī)系統(tǒng)讀取第一提交陣列中的指令)S1201：步驟(從主機(jī)系統(tǒng)獲得第一提交陣列中的至少一第一指令，并判斷所述至少一第一指令的第一數(shù)據(jù)量是否符合第一預(yù)定條件)S1203：步驟(當(dāng)所述第一數(shù)據(jù)量符合所述第一預(yù)定條件時(shí)，獲得第二提交陣列中的至少一第二指令)S1205：步驟(對(duì)存儲(chǔ)器存儲(chǔ)裝置中的可復(fù)寫式非易失性存儲(chǔ)器模塊依序地執(zhí)行對(duì)應(yīng)所述至少一第一指令與所述至少一第二指令的數(shù)據(jù)存取操作)具體實(shí)施方式一般而言，記憶體存儲(chǔ)器儲(chǔ)存存儲(chǔ)裝置(亦稱，記憶體存儲(chǔ)器儲(chǔ)存存儲(chǔ)系統(tǒng))包括可復(fù)寫式非揮發(fā)性記憶體模組非易失性存儲(chǔ)器模塊(rewritablenon-volatilememorymodule)與控制器(也稱，控制電路)。通常記憶體存儲(chǔ)器儲(chǔ)存存儲(chǔ)裝置是與主機(jī)系統(tǒng)一起使用，以使主機(jī)系統(tǒng)可將資料數(shù)據(jù)寫入至記憶體存儲(chǔ)器儲(chǔ)存存儲(chǔ)裝置或從記憶體存儲(chǔ)器儲(chǔ)存存儲(chǔ)裝置中讀取資料數(shù)據(jù)。圖1是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的主機(jī)系統(tǒng)、存儲(chǔ)器存儲(chǔ)裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據(jù)本發(fā)明的另一范例實(shí)施例所顯示的主機(jī)系統(tǒng)、存儲(chǔ)器存儲(chǔ)裝置及I/O裝置的示意圖。請(qǐng)參照?qǐng)D1與圖2，主機(jī)系統(tǒng)11一般包括處理器111、隨機(jī)存取存儲(chǔ)器(randomaccessmemory,RAM)112、只讀存儲(chǔ)器(readonlymemory,ROM)113及數(shù)據(jù)傳輸接口114。處理器111、隨機(jī)存取存儲(chǔ)器112、只讀存儲(chǔ)器113及數(shù)據(jù)傳輸接口114皆耦接至系統(tǒng)總線(systembus)110。在本范例實(shí)施例中，主機(jī)系統(tǒng)11是透過通過數(shù)據(jù)傳輸接口114與存儲(chǔ)器存儲(chǔ)裝置10耦接。例如，主機(jī)系統(tǒng)11可經(jīng)由數(shù)據(jù)傳輸接口114將數(shù)據(jù)存儲(chǔ)至存儲(chǔ)器存儲(chǔ)裝置10或從存儲(chǔ)器存儲(chǔ)裝置10中讀取數(shù)據(jù)。此外，主機(jī)系統(tǒng)11是透過系統(tǒng)總線110與I/O裝置12耦接。例如，主機(jī)系統(tǒng)11可經(jīng)由系統(tǒng)總線110將輸出訊號(hào)傳送至I/O裝置12或從I/O裝置12接收輸入訊號(hào)。在本范例實(shí)施例中，處理器111、隨機(jī)存取存儲(chǔ)器112、只讀存儲(chǔ)器113及數(shù)據(jù)傳輸接口114可設(shè)置在主機(jī)系統(tǒng)11的主機(jī)板20上。數(shù)據(jù)傳輸接口114的數(shù)目可以是一或多個(gè)。透過數(shù)據(jù)傳輸接口114，主機(jī)板20可以經(jīng)由有線或無線方式耦接至存儲(chǔ)器存儲(chǔ)裝置10。存儲(chǔ)器存儲(chǔ)裝置10可例如是U盤201、存儲(chǔ)卡202、固態(tài)硬盤(SolidStateDrive,SSD)203或無線存儲(chǔ)器存儲(chǔ)裝置204。無線存儲(chǔ)器存儲(chǔ)裝置204可例如是近距離無線通訊(NearFieldCommunication,NFC)存儲(chǔ)器存儲(chǔ)裝置、無線傳真(WiFi)存儲(chǔ)器存儲(chǔ)裝置、藍(lán)牙(Bluetooth)存儲(chǔ)器存儲(chǔ)裝置或低功耗藍(lán)牙存儲(chǔ)器存儲(chǔ)裝置(例如，iBeacon)等以各式無線通訊技術(shù)為基礎(chǔ)的存儲(chǔ)器存儲(chǔ)裝置。此外，主機(jī)板20也可以透過系統(tǒng)總線110耦接至全球定位系統(tǒng)(GlobalPositioningSystem,GPS)模組205、網(wǎng)路網(wǎng)絡(luò)接口卡206、無線傳輸裝置207、鍵盤208、螢?zāi)黄聊?09、喇叭210等各式I/O裝置。例如，在一范例實(shí)施例中，主機(jī)板20可透過無線傳輸裝置207存取無線存儲(chǔ)器存儲(chǔ)裝置204。在一范例實(shí)施例中，所提及的主機(jī)系統(tǒng)為可實(shí)質(zhì)地與存儲(chǔ)器存儲(chǔ)裝置配合以存儲(chǔ)數(shù)據(jù)的任意系統(tǒng)。雖然在上述范例實(shí)施例中，主機(jī)系統(tǒng)是以電腦系統(tǒng)來作說明，然而，圖3是根據(jù)本發(fā)明的另一范例實(shí)施例所顯示的主機(jī)系統(tǒng)與存儲(chǔ)器存儲(chǔ)裝置的示意圖。請(qǐng)參照?qǐng)D3，在另一范例實(shí)施例中，主機(jī)系統(tǒng)31也可以是數(shù)碼相機(jī)、攝影機(jī)、通訊裝置、音頻播放器、視頻播放器或平板電腦等系統(tǒng)，而存儲(chǔ)器存儲(chǔ)裝置30可為其所使用的安全數(shù)位數(shù)字(SecureDigital,SD)卡32、小型快閃(CompactFlash,CF)卡33或嵌入式存儲(chǔ)裝置34等各式非揮發(fā)性存儲(chǔ)器存儲(chǔ)裝置。嵌入式存儲(chǔ)裝置34包括嵌入式多媒體卡(embeddedMultiMediaCard,eMMC)341和/或嵌入式多晶片芯片芯片封裝(embeddedMultiChipPackage,eMCP)存儲(chǔ)裝置342等各類型將存儲(chǔ)器模組直接耦接于主機(jī)系統(tǒng)的基板上的嵌入式存儲(chǔ)裝置。圖4是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的存儲(chǔ)器存儲(chǔ)裝置的概要方塊圖。請(qǐng)參照?qǐng)D4，存儲(chǔ)器存儲(chǔ)裝置10包括連接接口單元402、存儲(chǔ)器控制電路單元404與可復(fù)寫式非易失性存儲(chǔ)器模塊406。連接接口單元402用以將存儲(chǔ)器存儲(chǔ)裝置10耦接至主機(jī)系統(tǒng)11。在本范例實(shí)施例中，連接接口單元402是符合高速周邊零件連接接口(PeripheralComponentInterconnectExpress,PCIExpress)標(biāo)準(zhǔn)，且相容于快速非揮發(fā)性存儲(chǔ)器(NVMexpress)接口標(biāo)準(zhǔn)。具體而言，快速非揮發(fā)性存儲(chǔ)器接口標(biāo)準(zhǔn)為一種主機(jī)系統(tǒng)與存儲(chǔ)器裝置之間通訊的協(xié)議，其定義了存儲(chǔ)器存儲(chǔ)裝置之控制器與主機(jī)系統(tǒng)之作業(yè)系統(tǒng)之間的暫存器接口、指令集與功能集，并通過對(duì)存儲(chǔ)器存儲(chǔ)裝置的接口標(biāo)準(zhǔn)最佳化，來促進(jìn)以PCIe接口為主的存儲(chǔ)器存儲(chǔ)裝置之?dāng)?shù)據(jù)存取速度與數(shù)據(jù)傳輸速率。然而，在另一范例實(shí)施例中，連接接口單元402亦可以是符合其他適合的標(biāo)準(zhǔn)。此外，連接接口單元402可與存儲(chǔ)器控制電路單元404封裝在一個(gè)晶片芯片中，或者連接接口單元402是布設(shè)于一包含存儲(chǔ)器控制電路單元404的芯片外。存儲(chǔ)器控制電路單元404用以執(zhí)行以硬件型式或固件型式實(shí)作的多個(gè)邏輯門或控制指令并且根據(jù)主機(jī)系統(tǒng)11的指令在可復(fù)寫式非易失性存儲(chǔ)器模塊406中進(jìn)行數(shù)據(jù)的寫入、讀取與抹除等運(yùn)作?？蓮?fù)寫式非易失性存儲(chǔ)器模塊406是耦接至存儲(chǔ)器控制電路單元404并且用以存儲(chǔ)主機(jī)系統(tǒng)11所寫入的數(shù)據(jù)?？蓮?fù)寫式非易失性存儲(chǔ)器模塊406可以是單階存儲(chǔ)單元(SingleLevelCell,SLC)NAND型快閃存儲(chǔ)器模組(即，一個(gè)存儲(chǔ)單元中可存儲(chǔ)1個(gè)位元的快閃存儲(chǔ)器模組)、多階存儲(chǔ)單元(MultiLevelCell,MLC)NAND型快閃存儲(chǔ)器模組(即，一個(gè)存儲(chǔ)單元中可存儲(chǔ)2個(gè)位元的快閃存儲(chǔ)器模組)、復(fù)數(shù)階存儲(chǔ)單元(TripleLevelCell，TLC)NAND型快閃存儲(chǔ)器模組(即，一個(gè)存儲(chǔ)單元中可存儲(chǔ)3個(gè)位元的快閃存儲(chǔ)器模組)、其他快閃存儲(chǔ)器模組或其他具有相同特性的存儲(chǔ)器模組。可復(fù)寫式非易失性存儲(chǔ)器模塊406中的每一個(gè)記憶胞存儲(chǔ)單元是以電壓(以下亦稱為臨界電壓)的改變來存儲(chǔ)一或多個(gè)位元。具體來說，每一個(gè)記憶胞存儲(chǔ)單元的控制柵極(controlgate)與通道之間有一個(gè)電荷捕捉層。透過施予一寫入電壓至控制柵極，可以改變電荷補(bǔ)捉層的電子量，進(jìn)而改變記憶胞存儲(chǔ)單元的臨界電壓。此改變記憶胞存儲(chǔ)單元之臨界電壓的操作亦稱為“把數(shù)據(jù)寫入至記憶胞存儲(chǔ)單元”或“程式化(programming)記憶胞存儲(chǔ)單元”。隨著臨界電壓的改變，可復(fù)寫式非易失性存儲(chǔ)器模塊406中的每一個(gè)記憶胞存儲(chǔ)單元具有多個(gè)存儲(chǔ)狀態(tài)。透過施予讀取電壓可以判斷一個(gè)記憶胞存儲(chǔ)單元是屬于哪一個(gè)存儲(chǔ)狀態(tài)，借此取得此記憶胞存儲(chǔ)單元所存儲(chǔ)的一或多個(gè)位元。在本范例實(shí)施例中，可復(fù)寫式非易失性存儲(chǔ)器模塊406的記憶胞存儲(chǔ)單元會(huì)構(gòu)成多個(gè)實(shí)體程式化單元，并且此些實(shí)體程式化單元會(huì)構(gòu)成多個(gè)實(shí)體抹除單元。具體來說，同一條字符線上的記憶胞存儲(chǔ)單元會(huì)組成一或多個(gè)實(shí)體程序化單元。若每一個(gè)記憶胞存儲(chǔ)單元可存儲(chǔ)2個(gè)以上的二進(jìn)制位，則同一條字元線上的實(shí)體程式化單元至少可被分類為下實(shí)體程式化單元與上實(shí)體程式化單元。例如，一記憶胞存儲(chǔ)單元的最低有效位元(LeastSignificantBit，LSB)是屬于下實(shí)體程式化單元，并且一記憶胞存儲(chǔ)單元的最高有效位元(MostSignificantBit，MSB)是屬于上實(shí)體程式化單元。一般來說，在MLCNAND型快閃存儲(chǔ)器中，下實(shí)體程式化單元的寫入速度會(huì)大于上實(shí)體程式化單元的寫入速度，和/或下實(shí)體程式化單元的可靠度是高于上實(shí)體程式化單元的可靠度。在本范例實(shí)施例中，實(shí)體程式化單元為程式化的最小單元。即，實(shí)體程式化單元為寫入數(shù)據(jù)的最小單元。例如，實(shí)體程式化單元為實(shí)體頁面(page)或是實(shí)體扇(sector)。若實(shí)體程式化單元為實(shí)體頁面，則此些實(shí)體程式化單元通常包括數(shù)據(jù)位元區(qū)與冗余(redundancy)位元區(qū)。數(shù)據(jù)位元區(qū)包含多個(gè)實(shí)體扇，用以存儲(chǔ)使用者數(shù)據(jù)，而冗余位元區(qū)用以存儲(chǔ)系統(tǒng)數(shù)據(jù)(例如，錯(cuò)誤更正碼等管理數(shù)據(jù))。在本范例實(shí)施例中，數(shù)據(jù)位元區(qū)包含32個(gè)實(shí)體扇，且一個(gè)實(shí)體扇的大小為512位元組(byte,B)。然而，在其他范例實(shí)施例中，數(shù)據(jù)位元區(qū)中也可包含8個(gè)、16個(gè)或數(shù)目更多或更少的實(shí)體扇，并且每一個(gè)實(shí)體扇的大小也可以是更大或更小。另一方面，實(shí)體抹除單元為抹除的最小單位。亦即，每一實(shí)體抹除單元含有最小數(shù)目之一并被抹除之的記憶胞存儲(chǔ)單元。例如，實(shí)體抹除單元為實(shí)體區(qū)塊(block)。圖5是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的存儲(chǔ)器控制電路單元的概要方塊圖。請(qǐng)參照?qǐng)D5，存儲(chǔ)器控制電路單元404包括存儲(chǔ)器管理電路502、主機(jī)接口504及存儲(chǔ)器接口506。存儲(chǔ)器管理電路502用以控制存儲(chǔ)器控制電路單元404的整體運(yùn)作。具體來說，存儲(chǔ)器管理電路502具有多個(gè)控制指令，并且在存儲(chǔ)器存儲(chǔ)裝置10運(yùn)作時(shí)，此些控制指令會(huì)被執(zhí)行以進(jìn)行數(shù)據(jù)的寫入、讀取與抹除等運(yùn)作。以下說明存儲(chǔ)器管理電路502的操作時(shí)，等同于說明存儲(chǔ)器控制電路單元404的操作。在本范例實(shí)施例中，存儲(chǔ)器管理電路502的控制指令是以韌體型式來實(shí)作。例如，存儲(chǔ)器管理電路502具有微處理器單元(未顯示)與只讀存儲(chǔ)器(未顯示)，并且此些控制指令是被燒錄至此只讀存儲(chǔ)器中。當(dāng)存儲(chǔ)器存儲(chǔ)裝置10運(yùn)作時(shí)，此些控制指令會(huì)由微處理器單元來執(zhí)行以進(jìn)行數(shù)據(jù)的寫入、讀取與抹除等運(yùn)作。在另一范例實(shí)施例中，存儲(chǔ)器管理電路502的控制指令亦可以程序碼型式存儲(chǔ)于可復(fù)寫式非易失性存儲(chǔ)器模塊406的特定區(qū)域(例如，存儲(chǔ)器模組中專用于存放系統(tǒng)數(shù)據(jù)的系統(tǒng)區(qū))中。此外，存儲(chǔ)器管理電路502具有微處理器單元(未顯示)、只讀存儲(chǔ)器(未顯示)及隨機(jī)存取存儲(chǔ)器(未顯示)。特別是，此只讀存儲(chǔ)器具有開機(jī)碼(bootcode)，并且當(dāng)存儲(chǔ)器控制電路單元404被致能時(shí)，微處理器單元會(huì)先執(zhí)行此開機(jī)碼來將存儲(chǔ)于可復(fù)寫式非易失性存儲(chǔ)器模塊406中之控制指令載入至存儲(chǔ)器管理電路502的隨機(jī)存取存儲(chǔ)器中。之后，微處理器單元會(huì)運(yùn)轉(zhuǎn)此些控制指令以進(jìn)行數(shù)據(jù)的寫入、讀取與抹除等運(yùn)作。此外，在另一范例實(shí)施例中，存儲(chǔ)器管理電路502的控制指令亦可以一硬體型式來實(shí)作。例如，存儲(chǔ)器管理電路502包括微控制器、記憶胞存儲(chǔ)單元管理電路、存儲(chǔ)器寫入電路、存儲(chǔ)器讀取電路、存儲(chǔ)器抹除電路與數(shù)據(jù)處理電路。記憶胞存儲(chǔ)單元管理電路、存儲(chǔ)器寫入電路、存儲(chǔ)器讀取電路、存儲(chǔ)器抹除電路與數(shù)據(jù)處理電路是耦接至微控制器。記憶胞存儲(chǔ)單元管理電路用以管理可復(fù)寫式非易失性存儲(chǔ)器模塊406的記憶胞存儲(chǔ)單元或其群組。存儲(chǔ)器寫入電路用以對(duì)可復(fù)寫式非易失性存儲(chǔ)器模塊406下達(dá)寫入指令陣列以將數(shù)據(jù)寫入至可復(fù)寫式非易失性存儲(chǔ)器模塊406中。存儲(chǔ)器讀取電路用以對(duì)可復(fù)寫式非易失性存儲(chǔ)器模塊406下達(dá)讀取指令陣列以從可復(fù)寫式非易失性存儲(chǔ)器模塊406中讀取數(shù)據(jù)。存儲(chǔ)器抹除電路用以對(duì)可復(fù)寫式非易失性存儲(chǔ)器模塊406下達(dá)抹除指令陣列以將數(shù)據(jù)從可復(fù)寫式非易失性存儲(chǔ)器模塊406中抹除。數(shù)據(jù)處理電路用以處理欲寫入至可復(fù)寫式非易失性存儲(chǔ)器模塊406的數(shù)據(jù)以及從可復(fù)寫式非易失性存儲(chǔ)器模塊406中讀取的數(shù)據(jù)。寫入指令陣列、讀取指令陣列及抹除指令陣列可各別包括一或多個(gè)程式碼或指令碼并且用以指示可復(fù)寫式非易失性存儲(chǔ)器模塊406執(zhí)行相對(duì)應(yīng)的寫入、讀取及抹除等操作。在一范例實(shí)施例中，存儲(chǔ)器管理電路502還可以下達(dá)其他類型的指令陣列給可復(fù)寫式非易失性存儲(chǔ)器模塊406以指示執(zhí)行相對(duì)應(yīng)的操作。主機(jī)接口504是耦接至存儲(chǔ)器管理電路502并且用以接收與識(shí)別主機(jī)系統(tǒng)11所傳送的指令與數(shù)據(jù)。也就是說，主機(jī)系統(tǒng)11所傳送的指令與數(shù)據(jù)會(huì)透過主機(jī)接口504來傳送至存儲(chǔ)器管理電路502。在本范例實(shí)施例中，主機(jī)接口504是相容于SATA標(biāo)準(zhǔn)。然而，必須了解的是本發(fā)明不限于此，主機(jī)接口504亦可也可以是相容于PATA標(biāo)準(zhǔn)、IEEE1394標(biāo)準(zhǔn)、PCIExpress標(biāo)準(zhǔn)、USB標(biāo)準(zhǔn)、SD標(biāo)準(zhǔn)、UHS-I標(biāo)準(zhǔn)、UHS-II標(biāo)準(zhǔn)、MS標(biāo)準(zhǔn)、MMC標(biāo)準(zhǔn)、eMMC標(biāo)準(zhǔn)、UFS標(biāo)準(zhǔn)、CF標(biāo)準(zhǔn)、IDE標(biāo)準(zhǔn)或其他適合的數(shù)據(jù)傳輸標(biāo)準(zhǔn)。存儲(chǔ)器接口506是耦接至存儲(chǔ)器管理電路502并且用以存取可復(fù)寫式非易失性存儲(chǔ)器模塊406。也就是說，欲寫入至可復(fù)寫式非易失性存儲(chǔ)器模塊406的數(shù)據(jù)會(huì)經(jīng)由存儲(chǔ)器接口506轉(zhuǎn)換為可復(fù)寫式非易失性存儲(chǔ)器模塊406所能接受的格式。具體來說，若存儲(chǔ)器管理電路502要存取可復(fù)寫式非易失性存儲(chǔ)器模塊406，存儲(chǔ)器接口506會(huì)傳送對(duì)應(yīng)的指令陣列。例如，這些指令陣列可包括指示寫入數(shù)據(jù)的寫入指令陣列、指示讀取數(shù)據(jù)的讀取指令陣列、指示抹除數(shù)據(jù)的抹除指令陣列、以及用以指示各種存儲(chǔ)器操作(例如，改變讀取電壓準(zhǔn)位或執(zhí)行垃圾回收操作等等)的相對(duì)應(yīng)的指令陣列。這些指令陣列例如是由存儲(chǔ)器管理電路502產(chǎn)生并且透過存儲(chǔ)器接口506傳送至可復(fù)寫式非易失性存儲(chǔ)器模塊406。這些指令陣列可包括一或多個(gè)訊號(hào)信號(hào)，或是在總線上的數(shù)據(jù)。這些訊號(hào)或數(shù)據(jù)可包括指令碼或程式碼。例如，在讀取指令陣列中，會(huì)包括讀取的辨識(shí)識(shí)別碼、存儲(chǔ)器位址地址等資訊。在一范例實(shí)施例中，存儲(chǔ)器控制電路單元404還包括錯(cuò)誤檢查與校正電路508、緩沖存儲(chǔ)器510與電源管理電路512。錯(cuò)誤檢查與校正電路508是耦接至存儲(chǔ)器管理電路502并且用以執(zhí)行錯(cuò)誤檢查與校正操作以確保數(shù)據(jù)的正確性。具體來說，當(dāng)存儲(chǔ)器管理電路502從主機(jī)系統(tǒng)11中接收到寫入指令時(shí)，錯(cuò)誤檢查與校正電路508會(huì)為對(duì)應(yīng)此寫入指令的數(shù)據(jù)產(chǎn)生對(duì)應(yīng)的錯(cuò)誤更正碼(errorcorrectingcode,ECC)和/或錯(cuò)誤檢查碼(errordetectingcode，EDC)，并且存儲(chǔ)器管理電路502會(huì)將對(duì)應(yīng)此寫入指令的數(shù)據(jù)與對(duì)應(yīng)的錯(cuò)誤更正碼和/或錯(cuò)誤檢查碼寫入至可復(fù)寫式非易失性存儲(chǔ)器模塊406中。之后，當(dāng)存儲(chǔ)器管理電路502從可復(fù)寫式非易失性存儲(chǔ)器模塊406中讀取數(shù)據(jù)時(shí)會(huì)同時(shí)讀取此數(shù)據(jù)對(duì)應(yīng)的錯(cuò)誤更正碼和/或錯(cuò)誤檢查碼，并且錯(cuò)誤檢查與校正電路508會(huì)依據(jù)此錯(cuò)誤更正碼和/或錯(cuò)誤檢查碼對(duì)所讀取的數(shù)據(jù)執(zhí)行錯(cuò)誤檢查與校正操作。緩沖存儲(chǔ)器510是耦接至存儲(chǔ)器管理電路502并且用以暫存來自于主機(jī)系統(tǒng)11的數(shù)據(jù)與指令或來自于可復(fù)寫式非易失性存儲(chǔ)器模塊406的數(shù)據(jù)。電源管理電路512是耦接至存儲(chǔ)器管理電路502并且用以控制存儲(chǔ)器存儲(chǔ)裝置10的電源。圖6是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的管理可復(fù)寫式非易失性存儲(chǔ)器模塊的示意圖。須注意的是，在此描述可復(fù)寫式非易失性存儲(chǔ)器模塊406的管理時(shí)，“選擇”與“分組”等詞是邏輯上的操作概念。也就是說，可復(fù)寫式非易失性存儲(chǔ)器模塊406中各實(shí)體元件的實(shí)際位置并未更動(dòng)，而是邏輯上對(duì)可復(fù)寫式非易失性存儲(chǔ)器模塊406的部分實(shí)體元件進(jìn)行操作。請(qǐng)參照?qǐng)D6，存儲(chǔ)器管理電路502會(huì)將可復(fù)寫式非易失性存儲(chǔ)器模塊406的實(shí)體單元610(0)～610(B)邏輯地分組至存儲(chǔ)區(qū)601與替換區(qū)602。存儲(chǔ)區(qū)601中的實(shí)體單元610(0)～610(A)是用以存儲(chǔ)數(shù)據(jù)，而替換區(qū)602中的實(shí)體單元610(A+1)～610(B)則是用以替換存儲(chǔ)區(qū)601中損壞的實(shí)體單元。例如，若從某一個(gè)實(shí)體單元中讀取的數(shù)據(jù)所包含的錯(cuò)誤過多而無法被更正時(shí)，此實(shí)體單元會(huì)被視為是損壞的實(shí)體單元。須注意的是，若替換區(qū)602中沒有可用的實(shí)體抹除單元，則存儲(chǔ)器管理電路502可能會(huì)將整個(gè)存儲(chǔ)器存儲(chǔ)裝置10宣告為寫入保護(hù)(writeprotect)狀態(tài)，而無法再寫入數(shù)據(jù)。在本范例實(shí)施例中，每一個(gè)實(shí)體單元是指一個(gè)實(shí)體抹除單元。然而，在另一范例實(shí)施例中，一個(gè)實(shí)體單元亦可以是指一個(gè)實(shí)體位址、一個(gè)實(shí)體程式化單元或由多個(gè)連續(xù)或不連續(xù)的實(shí)體位址組成。存儲(chǔ)器管理電路502會(huì)配置邏輯單元612(0)～612(C)以映射存儲(chǔ)區(qū)601中的實(shí)體單元610(0)～610(A)。在本范例實(shí)施例中，每一個(gè)邏輯單元是指一個(gè)邏輯位址。然而，在另一范例實(shí)施例中，一個(gè)邏輯單元也可以是指一個(gè)邏輯程式化單元、一個(gè)邏輯抹除單元或者由多個(gè)連續(xù)或不連續(xù)的邏輯位址組成。此外，邏輯單元612(0)～612(C)中的每一者可被映射至一或多個(gè)實(shí)體單元。存儲(chǔ)器管理電路502會(huì)將邏輯單元與實(shí)體單元之間的映射關(guān)系(亦稱為邏輯-實(shí)體位址映射關(guān)系)記錄于至少一邏輯-實(shí)體位址映射表。當(dāng)主機(jī)系統(tǒng)11欲從存儲(chǔ)器存儲(chǔ)裝置10讀取數(shù)據(jù)或?qū)懭霐?shù)據(jù)至存儲(chǔ)器存儲(chǔ)裝置10時(shí)，存儲(chǔ)器管理電路502可根據(jù)此邏輯-實(shí)體位址映射表來執(zhí)行對(duì)于存儲(chǔ)器存儲(chǔ)裝置10的存取操作。圖7是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的數(shù)據(jù)傳輸操作的示意圖。在本范例實(shí)施例中，存儲(chǔ)器存儲(chǔ)裝置10是相容于NVMexpress接口標(biāo)準(zhǔn)。相對(duì)于采用陣列先進(jìn)附件(SerialAdvancedTechnologyAttachment,SATA)標(biāo)準(zhǔn)的存儲(chǔ)裝置，存儲(chǔ)器存儲(chǔ)裝置10與主機(jī)系統(tǒng)11之間的溝通機(jī)制有些許不同。以下將參照?qǐng)D7來說明本發(fā)明的范例實(shí)施例的存儲(chǔ)器存儲(chǔ)裝置10與主機(jī)系統(tǒng)11之間的數(shù)據(jù)傳輸機(jī)制。請(qǐng)參照?qǐng)D7，當(dāng)主機(jī)系統(tǒng)11欲對(duì)存儲(chǔ)器存儲(chǔ)裝置10執(zhí)行存取操作(例如，從存儲(chǔ)器存儲(chǔ)裝置10讀取數(shù)據(jù)或?qū)?shù)據(jù)寫入至存儲(chǔ)器存儲(chǔ)裝置10)時(shí)，主機(jī)系統(tǒng)11的處理器111會(huì)將準(zhǔn)備好的指令放置在一個(gè)指令陣列(commandqueue)711中。具體而言，指令陣列711記錄有一個(gè)管理員提交陣列(adminsubmissionqueue)ASQ與多個(gè)提交陣列(submissionqueue)SQ(0)～SQ(N)，其中管理員提交陣列用以存放管理員指令(admincommand)，且提交陣列用以存放輸出/輸入指令(I/Ocommand)。管理員指令用以配置與管理主機(jī)系統(tǒng)，以及用以控制存儲(chǔ)器存儲(chǔ)裝置，而輸出/輸入指令用于主機(jī)系統(tǒng)與存儲(chǔ)器存儲(chǔ)裝置之間的數(shù)據(jù)傳輸。據(jù)此，主機(jī)系統(tǒng)11的處理器111是將準(zhǔn)備好的指令(例如，寫入指令或讀取指令)放置在指令陣列711中的至少一提交陣列中。需注意的是，每一個(gè)提交陣列所存放的指令可分別對(duì)應(yīng)于不同使用者所執(zhí)行的操作，或者同一個(gè)使用者所執(zhí)行的不同類型的操作。舉例而言，不同的提交陣列用以存放執(zhí)行不同應(yīng)用程式時(shí)所下達(dá)或產(chǎn)生的指令(例如，存取指令)。承上，由于指令陣列711中的至少一提交陣列中存儲(chǔ)有指令，因此，處理器111會(huì)傳送一個(gè)指令通知給存儲(chǔ)器存儲(chǔ)裝置10(步驟S701)，換言之，指令通知用以指示多個(gè)提交陣列中至少一提交陣列存儲(chǔ)有至少一指令。須注意的是，在NVMexpress接口標(biāo)準(zhǔn)下，在主機(jī)系統(tǒng)11發(fā)出指令通知之后，主機(jī)系統(tǒng)11對(duì)于存儲(chǔ)器存儲(chǔ)裝置10的主動(dòng)行為至此結(jié)束。接著，存儲(chǔ)器管理電路502會(huì)接收此指令通知并主動(dòng)地從指令陣列711中讀取并獲得對(duì)應(yīng)于此指令通知的至少一提交陣列中的一或多個(gè)指令(步驟S702)。并且，存儲(chǔ)器管理電路502會(huì)依照此些指令被讀取的先后順序來將所獲得的指令緩存在一個(gè)指令陣列721中。例如，指令陣列721包括多個(gè)待完成指令陣列(outstandingcommandqueue)CQ(0)～CQ(M)，且所獲得的指令會(huì)依序地被緩存至至少一待完成指令陣列中。之后，存儲(chǔ)器管理電路502會(huì)依序地根據(jù)待完成指令陣列CQ(0)～CQ(M)中的指令來對(duì)可復(fù)寫式非易失性存儲(chǔ)器模塊406執(zhí)行相應(yīng)的數(shù)據(jù)存取操作。舉例而言，根據(jù)一個(gè)讀取指令，存儲(chǔ)器管理電路502會(huì)對(duì)可復(fù)寫式非易失性存儲(chǔ)器模塊406執(zhí)行一個(gè)數(shù)據(jù)讀取操作并且將所獲得的讀取數(shù)據(jù)從數(shù)據(jù)緩存(databuffer)722傳送給主機(jī)系統(tǒng)11(步驟S703)。例如，此讀取數(shù)據(jù)會(huì)被存入主機(jī)系統(tǒng)11的數(shù)據(jù)緩存712?；蛘撸鶕?jù)一個(gè)寫入指令，存儲(chǔ)器管理電路502會(huì)主動(dòng)地從主機(jī)系統(tǒng)11的數(shù)據(jù)緩存712中讀取寫入數(shù)據(jù)并將其緩存于數(shù)據(jù)緩存722中(步驟S703)。然后，存儲(chǔ)器管理電路502會(huì)對(duì)可復(fù)寫式非易失性存儲(chǔ)器模塊406執(zhí)行一個(gè)數(shù)據(jù)寫入操作以將緩存在數(shù)據(jù)緩存722的寫入數(shù)據(jù)寫入至可復(fù)寫式非易失性存儲(chǔ)器模塊406。對(duì)應(yīng)于一個(gè)存取操作之完成，存儲(chǔ)器管理電路502會(huì)產(chǎn)生一個(gè)完成信息，并且此完成信息會(huì)被緩存在一個(gè)完成陣列(completionqueue)723中。此完成信息用于通知主機(jī)系統(tǒng)11相應(yīng)于一個(gè)指令的一個(gè)存取操作已完成。在特定的時(shí)間點(diǎn)，包含完成信息的完成數(shù)據(jù)會(huì)被依序地傳送給主機(jī)系統(tǒng)11并被緩存在主機(jī)系統(tǒng)11的一個(gè)完成陣列713中(步驟S704)。根據(jù)完成陣列723中的數(shù)據(jù)，主機(jī)系統(tǒng)11可以獲得存儲(chǔ)器存儲(chǔ)裝置10對(duì)應(yīng)于一或多個(gè)存取指令的存取數(shù)據(jù)量以及數(shù)據(jù)存取速度等等。在圖7的范例實(shí)施例中，指令陣列711例如記錄有65536個(gè)提交陣列SQ(0)～SQ(N)，而指令陣列721例如包括256個(gè)待完成指令陣列CQ(0)～CQ(M)，然而，本發(fā)明并不限于此。例如，在另一范例實(shí)施例中，可視主機(jī)系統(tǒng)11的存儲(chǔ)器容量來配置指令陣列711的大小，且提交陣列的數(shù)量可大于或小于65536個(gè)；并且可根據(jù)存儲(chǔ)器存儲(chǔ)裝置10的存儲(chǔ)空間配置需求與執(zhí)行性能來調(diào)整指令陣列721的大小，例如，待完成指令陣列可大于或小于256個(gè)。此外，指令陣列711、數(shù)據(jù)緩存712及完成陣列713是位于主機(jī)系統(tǒng)11的隨機(jī)存取存儲(chǔ)器112中，并且指令陣列721、數(shù)據(jù)緩存722及完成陣列723是位于存儲(chǔ)器存儲(chǔ)裝置10的緩沖存儲(chǔ)器510中。然而，在另一范例實(shí)施例中，指令陣列711、數(shù)據(jù)緩存712及完成陣列713中的任一者亦可以是位于主機(jī)系統(tǒng)11之其他的存儲(chǔ)媒體中，并且指令陣列721、數(shù)據(jù)緩存722及完成陣列723中的任一者也可以是位于存儲(chǔ)器存儲(chǔ)裝置10之的其他的存儲(chǔ)媒體(例如，可復(fù)寫式非易失性存儲(chǔ)器模塊406中)。圖8A是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的NVMexpress接口標(biāo)準(zhǔn)所定義的指令獲取機(jī)制的示意圖。圖8B是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的NVMexpress接口標(biāo)準(zhǔn)所定義的另一指令獲取機(jī)制的示意圖。具體而言，NVMexpress接口標(biāo)準(zhǔn)的規(guī)格中定義了兩種指令獲取機(jī)制，即，循環(huán)(RoundRobin,RR)機(jī)制與加權(quán)循環(huán)(WeightedRoundRobin,WRR)機(jī)制。請(qǐng)參照?qǐng)D8A，圖8A顯示為以RR機(jī)制從主機(jī)系統(tǒng)11獲取指令的示意圖。為了方便說明，在此以4個(gè)提交陣列SQ(0)～SQ(3)為例來說明存儲(chǔ)器存儲(chǔ)裝置10透過RR機(jī)制來獲取指令的操作，然而，本領(lǐng)域技術(shù)人員應(yīng)可理解一個(gè)指令陣列711可包括更多個(gè)提交陣列，在此并不贅述。需注意的是，在此并不將管理員提交陣列ASQ列入討論，由于管理員提交陣列ASQ所記錄的管理員指令是用以配置、管理主機(jī)系統(tǒng)以及控制存儲(chǔ)器存儲(chǔ)裝置，因此其可隨時(shí)插入指令且即時(shí)地被處理。詳言之，當(dāng)主機(jī)系統(tǒng)11所記錄的提交陣列SQ(0)～SQ(3)皆存儲(chǔ)有指令時(shí)，存儲(chǔ)器存儲(chǔ)裝置10的存儲(chǔ)器管理電路502會(huì)在接收到主機(jī)系統(tǒng)11的指令通知后依序從提交陣列SQ(0)～SQ(3)中讀取特定數(shù)量的指令，例如，存儲(chǔ)器管理電路502會(huì)依序在獲取指令操作S81～S84中從提交陣列SQ(0)～SQ(3)中分別讀取10個(gè)指令至指令陣列721中。特別是，在RR機(jī)制下，存儲(chǔ)器管理電路502會(huì)根據(jù)所設(shè)定的讀取數(shù)量來重復(fù)執(zhí)行獲取指令操作S81～S84。另一方面，圖8B顯示為以WRR機(jī)制從主機(jī)系統(tǒng)11獲取指令的示意圖。具體而言，WRR機(jī)制是基于RR機(jī)制的獲取指令操作，不同之處在于，在WRR機(jī)制中，提交陣列SQ(0)～SQ(N)可被劃分為具有不同的優(yōu)先權(quán)，且不同的優(yōu)先權(quán)的提交陣列會(huì)被設(shè)定為對(duì)應(yīng)至不同的讀取數(shù)量(即，權(quán)重值)，亦即，存儲(chǔ)器管理電路502會(huì)分別對(duì)具有不同優(yōu)先權(quán)的提交陣列讀取不同數(shù)量的指令。請(qǐng)參照?qǐng)D8B，為了方便說明，在此以6個(gè)提交陣列SQ(0)～SQ(5)為例來說明存儲(chǔ)器存儲(chǔ)裝置10透過WRR機(jī)制來獲取指令的操作。舉例而言，提交陣列SQ(0)與提交陣列SQ(1)為高優(yōu)先權(quán)，提交陣列SQ(2)與提交陣列SQ(3)為中優(yōu)先權(quán)，而提交陣列SQ(4)與提交陣列SQ(5)為低優(yōu)先權(quán)，并且對(duì)應(yīng)高優(yōu)先權(quán)、中優(yōu)先權(quán)與低優(yōu)先權(quán)的讀取數(shù)量例如分別被設(shè)為10個(gè)、8個(gè)與6個(gè)。據(jù)此，存儲(chǔ)器管理電路502會(huì)依序在獲取指令操作S85_1～S85_2中從提交陣列SQ(0)～SQ(1)中分別讀取10個(gè)指令，依序在獲取指令操作S86_1～S86_2中從提交陣列SQ(2)～SQ(3)中分別讀取8個(gè)指令，以及依序在獲取指令操作S87_1～S87_2中從提交陣列SQ(4)～SQ(5)中分別讀取6個(gè)指令，其中分別對(duì)應(yīng)不同優(yōu)先權(quán)之提交陣列的獲取指令操作S85_1～S85_2、獲取指令操作S86_1～S86_2與獲取指令操作S87_1～S87_2會(huì)被存儲(chǔ)器管理電路502重復(fù)執(zhí)行。之后，由存儲(chǔ)器管理電路502從提交陣列SQ(0)～SQ(1)所讀取的共20個(gè)指令，從提交陣列SQ(2)～SQ(3)所讀取的共16個(gè)指令，以及從提交陣列SQ(4)～SQ(5)所讀取的共12個(gè)指令會(huì)依序在獲取指令操作S801～S803中被緩存至指令陣列721中。并且類似地，存儲(chǔ)器管理電路502會(huì)重復(fù)執(zhí)行獲取指令操作S801～S803。根據(jù)上述可知，現(xiàn)有的RR機(jī)制或WRR機(jī)制皆是以特定數(shù)量來限制存儲(chǔ)器管理電路502每一次從提交陣列所提取的指令個(gè)數(shù)。然而，在此些指令獲取機(jī)制下，若一個(gè)提交陣列SQ(0)(如圖7所示)中記錄有對(duì)應(yīng)于使用者所執(zhí)行之操作的大量指令，且其他的提交陣列SQ(1)～提交陣列SQ(N)尚未存有指令時(shí)，存儲(chǔ)器管理電路502會(huì)持續(xù)地從提交陣列SQ(0)讀取至指令陣列721中，則指令陣列721的空間會(huì)很快地被提交陣列SQ(0)中的指令用盡。此時(shí)，倘若主機(jī)系統(tǒng)11收到使用者之另一操作，而將對(duì)應(yīng)于此另一操作的指令記錄于提交陣列SQ(1)中，則指令陣列721中將沒有足夠的空間存儲(chǔ)提交陣列SQ(1)中的指令，且提交陣列SQ(1)中的指令必須待已暫存于指令陣列721中的大量指令皆被處理后才能被執(zhí)行?；蛘?，在另一情況中，若一個(gè)提交陣列SQ(0)中記錄有對(duì)應(yīng)于使用者所執(zhí)行之操作的大量指令，且每一指令的數(shù)據(jù)量皆都很大；而提交陣列SQ(1)中僅記錄有數(shù)據(jù)量很小的少量指令時(shí)，存儲(chǔ)器管理電路502在從提交陣列SQ(0)中讀取特定數(shù)量的指令至指令陣列721后，指令陣列721的空間可能隨即被此特定數(shù)量的指令占滿。換言之，在存儲(chǔ)器管理電路502還未讀取提交陣列SQ(1)中的指令時(shí)，指令陣列721就已沒有足夠的存儲(chǔ)空間。據(jù)此，不論是上述何種情況下，提交陣列SQ(1)中的指令必須待已暫存于指令陣列721中的大量指令皆被處理后才能被執(zhí)行。亦即，盡管使用者的某一個(gè)操作僅需對(duì)少量數(shù)據(jù)進(jìn)行存取時(shí)，使用者仍需經(jīng)長時(shí)間的等待才能得到系統(tǒng)的回應(yīng)，由此可知，現(xiàn)有的數(shù)據(jù)傳輸機(jī)制并無法滿足對(duì)應(yīng)不同操作之指令被執(zhí)行的即時(shí)性。有鑒于此，在本發(fā)明范例實(shí)施例中，存儲(chǔ)器管理電路502中會(huì)配置有對(duì)應(yīng)每一提交陣列的監(jiān)視電路，以對(duì)每一提交陣列讀取特定數(shù)據(jù)量的指令。圖9是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的指令獲取機(jī)制與數(shù)據(jù)傳輸?shù)氖疽鈭D。請(qǐng)參照?qǐng)D9，存儲(chǔ)器管理電路502會(huì)配置有監(jiān)視電路900(0)～監(jiān)視電路900(N)，監(jiān)視電路900(0)～監(jiān)視電路900(N)分別對(duì)應(yīng)至提交陣列SQ(0)～提交陣列SQ(N)，每一監(jiān)視電路會(huì)記錄有其預(yù)定抓取的數(shù)據(jù)量(亦稱為預(yù)定數(shù)據(jù)量)，且每一監(jiān)視電路所記錄的預(yù)定數(shù)據(jù)量可不相同。特別是，存儲(chǔ)器管理電路502會(huì)將預(yù)定數(shù)據(jù)量做為抓取數(shù)據(jù)的條件(亦稱為預(yù)定條件)，例如，存儲(chǔ)器管理電路502可根據(jù)監(jiān)視電路900(0)～監(jiān)視電路900(N)所記錄的預(yù)定數(shù)據(jù)量來從對(duì)應(yīng)的提交陣列SQ(0)～提交陣列SQ(N)獲取具特定數(shù)據(jù)量的指令。詳言之，符合預(yù)定條件之指令的數(shù)據(jù)量可以是達(dá)到預(yù)定數(shù)據(jù)量、超過預(yù)定數(shù)據(jù)量或者未達(dá)到預(yù)定數(shù)據(jù)量，且在一范例實(shí)施例中，存儲(chǔ)器管理電路502會(huì)盡可能將最終所抓取之的指令的數(shù)據(jù)量與預(yù)定數(shù)據(jù)量之間的差值維持在一容忍范圍(亦稱為數(shù)據(jù)量門檻值)內(nèi)。據(jù)此，存儲(chǔ)器管理電路502透過監(jiān)視電路900(0)～監(jiān)視電路900(N)所讀取的分別對(duì)應(yīng)提交陣列SQ(0)～提交陣列SQ(N)之指令會(huì)分別具有特定的數(shù)據(jù)量，而非特定的數(shù)量。舉例而言，監(jiān)視電路900(0)(亦稱為第一監(jiān)視電路900(0))所記錄的預(yù)定數(shù)據(jù)量(亦稱為第一預(yù)定數(shù)據(jù)量)為6MB(megabyte)，而監(jiān)視電路900(1)(亦稱為第二監(jiān)視電路900(1))所記預(yù)定數(shù)據(jù)量(亦稱為第二預(yù)定數(shù)據(jù)量)為4MB。當(dāng)僅第一監(jiān)視電路900(0)與第二監(jiān)視電路900(1)所分別對(duì)應(yīng)的提交陣列SQ(0)(亦稱為第一提交陣列SQ(0))與提交陣列SQ(1)(亦稱為第二提交陣列SQ(1))存儲(chǔ)有對(duì)應(yīng)使用者執(zhí)行不同應(yīng)用程式所需執(zhí)行的指令時(shí)，存儲(chǔ)器管理電路502會(huì)根據(jù)來自主機(jī)系統(tǒng)11的指令通知先從提交陣列SQ(0)中讀取數(shù)據(jù)量符合預(yù)定條件(亦稱為第一預(yù)定條件)的指令(亦稱為至少一第一指令)，再從提交陣列SQ(1)中讀取數(shù)據(jù)量符合預(yù)定條件(亦稱為第二預(yù)定條件)的指令(亦稱為至少一第二指令)。在此，第一預(yù)定條件對(duì)應(yīng)至第一預(yù)定數(shù)據(jù)量(即，6MB)，而第二預(yù)定條件對(duì)應(yīng)至第二預(yù)定數(shù)據(jù)量(即，4MB)。并且，存儲(chǔ)器管理電路502會(huì)重復(fù)執(zhí)行從提交陣列SQ(0)中讀取數(shù)據(jù)量符合第一預(yù)定條件的至少一第一指令與從提交陣列SQ(1)中讀取數(shù)據(jù)量符合第二預(yù)定條件的至少一第二指令的操作，直到提交陣列SQ(0)與提交陣列SQ(1)中未存放指令或暫時(shí)未存放指令時(shí)。存儲(chǔ)器管理電路502會(huì)將從提交陣列SQ(0)中所讀取之?dāng)?shù)據(jù)量符合第一預(yù)定條件的至少一第一指令與將從提交陣列SQ(1)中所讀取之?dāng)?shù)據(jù)量符合第二預(yù)定條件的至少一第二指令緩存至指令陣列721中。詳言之，假設(shè)指令陣列721中每一待完成指令陣列CQ(0)～CQ(M)的容量為1MB，則存儲(chǔ)器管理電路502會(huì)先將具有特定數(shù)據(jù)量(例如，約6MB)的至少一第一指令緩存至待完成指令陣列CQ(0)～CQ(5)，再將具有特定數(shù)據(jù)量(例如，約4MB)的至少一第二指令緩存至指令陣列712中，即，將具有特定數(shù)據(jù)量(例如，約4MB)的至少一第二指令緩存至待完成指令陣列CQ(6)～CQ(9)，其中在指令陣列712中至少一第二指令接續(xù)于至少一第一指令之后。據(jù)此，在上述第一提交陣列SQ(0)中記錄有對(duì)應(yīng)于使用者所執(zhí)行之操作的大量指令且每一指令的數(shù)據(jù)量皆很大(例如，此些大量指令的總數(shù)據(jù)量大于256MB)，且提交陣列SQ(1)中僅記錄有數(shù)據(jù)量很小的少量指令(例如，此些少量指令的總數(shù)據(jù)量小于4MB)的情況下，由于存儲(chǔ)器管理電路502會(huì)先將具有特定數(shù)據(jù)量(例如，約6MB)的至少一第一指令緩存至待完成指令陣列CQ(0)～CQ(5)，再將上述數(shù)據(jù)量很小(例如，小于4MB)的至少一第二指令接續(xù)地緩存至待完成指令陣列CQ(6)～CQ(9)，因此在存儲(chǔ)器管理電路502處理完待完成指令陣列CQ(0)～CQ(5)中之至少一第一指令后，提交陣列SQ(1)中僅存的數(shù)據(jù)量很小的至少一第二指令即可隨即地被執(zhí)行。亦或是，若第一提交陣列SQ(0)中記錄有對(duì)應(yīng)于使用者所執(zhí)行之操作的大量指令，且其他的提交陣列SQ(1)～提交陣列SQ(N)尚未存有指令時(shí)，由于存儲(chǔ)器管理電路502會(huì)在每讀取完具有特定數(shù)據(jù)量(例如，約6MB)的至少一第一指令時(shí)檢查其他的提交陣列SQ(1)～提交陣列SQ(N)是否有指令被寫入，因此，倘若主機(jī)系統(tǒng)11突然收到使用者之的另一操作，對(duì)應(yīng)此另一操作的指令亦可以在被記錄于提交陣列SQ(1)～提交陣列SQ(N)中的其中之一后，即時(shí)地被存儲(chǔ)器管理電路502所讀取。如此一來，通過本發(fā)明范例實(shí)施例的指令獲取機(jī)制，僅管某個(gè)操作具有大量的指令需被執(zhí)行，對(duì)應(yīng)于其他操作的指令亦可即時(shí)地被執(zhí)行，由此使用者可感受到其所執(zhí)行或運(yùn)作的多個(gè)操作被執(zhí)行的即時(shí)性。換言之，在本發(fā)明范例實(shí)施例中，可避免某個(gè)操作占去存儲(chǔ)器存儲(chǔ)裝置10的大量資源所造成的其他的操作需等待大量之延遲時(shí)間才被執(zhí)行的問題。圖10是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的從一個(gè)提交陣列中獲得符合預(yù)定條件的指令的流程圖。以下將參照?qǐng)D10來說明本發(fā)明是如何判斷從一個(gè)提交陣列中所獲得的指令的數(shù)據(jù)量是否符合預(yù)定條件的方法，在此以上述從主機(jī)系統(tǒng)11獲得第一提交陣列SQ(0)中符合第一預(yù)定條件的至少一第一指令的例子，以及從主機(jī)系統(tǒng)11獲得第二提交陣列SQ(1)中符合第二預(yù)定條件的至少一第二指令的例子進(jìn)行說明。在此，所述符合第一預(yù)定條件例如是指至少一第一指令的總數(shù)據(jù)量大于或等于第一預(yù)定數(shù)據(jù)量(例如，6MB)時(shí)；而所述符合第二預(yù)定條件例如是指至少一第二指令的總數(shù)據(jù)量大于或等于第二預(yù)定數(shù)據(jù)量(例如，4MB)時(shí)。請(qǐng)參照?qǐng)D10，在步驟S1001中，存儲(chǔ)器管理電路502會(huì)依序地讀取多筆具有一數(shù)量(亦稱為第一數(shù)量)的第一指令，并累加每一筆具有此第一數(shù)量的第一指令的數(shù)據(jù)量以獲得總數(shù)據(jù)量(亦稱為第一數(shù)據(jù)量)。接著，在步驟S1003中，存儲(chǔ)器管理電路502會(huì)判斷第一數(shù)據(jù)量是否大于或等于第一預(yù)定數(shù)據(jù)量以決定是否要繼續(xù)讀取第一提交陣列中的指令(步驟S1001)，或者停止從主機(jī)系統(tǒng)11讀取第一提交陣列中的指令(步驟S1005)。舉例而言，所述第一數(shù)量例如為4，第一預(yù)定數(shù)據(jù)量為6MB。在步驟S1001中，存儲(chǔ)器管理電路502會(huì)先從第一提交陣列SQ(0)讀取4個(gè)指令，并解碼此4個(gè)指令以計(jì)算其總數(shù)據(jù)量。假設(shè)此時(shí)此4個(gè)指令的總數(shù)據(jù)量為7MB，則存儲(chǔ)器管理電路502會(huì)將7MB視為第一數(shù)據(jù)量，并判斷第一數(shù)據(jù)量大于第一預(yù)定數(shù)據(jù)量(即，6MB)，因此，在步驟S1005中，存儲(chǔ)器管理電路502會(huì)停止從主機(jī)系統(tǒng)11讀取第一提交陣列SQ(0)中的指令。換言之，在所累加的第一數(shù)據(jù)量(即，7MB)一旦超過所述第一預(yù)定數(shù)據(jù)量(即，6MB)時(shí)，存儲(chǔ)器管理電路502會(huì)判定目前所獲得的具第一數(shù)據(jù)量(即，7MB)的第一指令已符合所述第一預(yù)定條件，并停止從主機(jī)系統(tǒng)11讀取第一提交陣列SQ(0)中的指令。此后，存儲(chǔ)器管理電路502會(huì)接著從主機(jī)系統(tǒng)11獲得第二提交陣列SQ(1)中符合第二預(yù)定條件的至少一第二指令。所述從主機(jī)系統(tǒng)11獲得第二提交陣列SQ(1)中符合第二預(yù)定條件的至少一第二指令的操作相同或相似于上述從主機(jī)系統(tǒng)11獲得第一提交陣列SQ(0)中符合第一預(yù)定條件的至少一第一指令的操作，且亦適用上述圖10的步驟。不同之處在于，第一監(jiān)視電路900(0)與第二監(jiān)視電路900(1)所記錄的預(yù)定數(shù)據(jù)量可以不相同。類似地，存儲(chǔ)器管理電路502會(huì)先從第二提交陣列SQ(1)讀取4個(gè)指令，并解碼此4個(gè)指令以計(jì)算其總數(shù)據(jù)量。假設(shè)此時(shí)此4個(gè)指令的總數(shù)據(jù)量為4MB，則存儲(chǔ)器管理電路502會(huì)將此4MB視為第二數(shù)據(jù)量，并判斷此第二數(shù)據(jù)量(即，4MB)等于(即，非大于)第二預(yù)定數(shù)據(jù)量(即，4MB)。換言之，此時(shí)的第二數(shù)據(jù)量(即，4MB)剛好達(dá)到第二預(yù)定數(shù)據(jù)量(即，4MB)，因此，存儲(chǔ)器管理電路502會(huì)判定具第二數(shù)據(jù)量的第二指令符合第二預(yù)定條件，并停止從主機(jī)系統(tǒng)11讀取第二提交陣列SQ(1)中的指令。本發(fā)明上述范例實(shí)施例是在所累加的數(shù)據(jù)量一旦達(dá)到或超過預(yù)定數(shù)據(jù)量時(shí)，就停止從主機(jī)系統(tǒng)11中當(dāng)前的提交陣列中抓取指令，并切換至下一個(gè)提交陣列中抓取指令。如此一來，若當(dāng)前的提交陣列中存儲(chǔ)有大量數(shù)據(jù)時(shí)，其他提交陣列中之指令亦不會(huì)被延遲執(zhí)行。然而，本發(fā)明并不限于此，例如，在另一范例實(shí)施例中，存儲(chǔ)器管理電路502是在所累加的數(shù)據(jù)量還未達(dá)到所述預(yù)定數(shù)據(jù)量時(shí)，即停止從主機(jī)系統(tǒng)11讀取當(dāng)前的提交陣列中的指令。圖11是根據(jù)本發(fā)明的另一范例實(shí)施例所顯示的從一個(gè)提交陣列中獲得符合預(yù)定條件的指令的流程圖。請(qǐng)參照?qǐng)D11，在此仍以上述從主機(jī)系統(tǒng)11獲得第一提交陣列SQ(0)中符合第一預(yù)定條件的至少一第一指令的例子，以及從主機(jī)系統(tǒng)11獲得第二提交陣列SQ(1)中符合第二預(yù)定條件的至少一第二指令的例子進(jìn)行說明。舉例而言，所述第一數(shù)量例如為4，第一預(yù)定數(shù)據(jù)量為6MB，而所述第一數(shù)據(jù)量門檻值例如為1MB。在步驟S1101中，存儲(chǔ)器管理電路502會(huì)先從第一提交陣列SQ(0)讀取4個(gè)指令，并解碼此4個(gè)指令以計(jì)算其總數(shù)據(jù)量。假設(shè)此時(shí)此4個(gè)指令的總數(shù)據(jù)量為2.5MB，則存儲(chǔ)器管理電路502會(huì)將2.5MB視為第一數(shù)據(jù)量，并在步驟S1103中，判斷第一數(shù)據(jù)量雖未大于第一預(yù)定數(shù)據(jù)量，但第一數(shù)據(jù)量與第一預(yù)定數(shù)據(jù)量之間的差值(即，3.5MB)非小于第一數(shù)據(jù)量門檻值(即，1MB)，因此，存儲(chǔ)器管理電路502會(huì)執(zhí)行步驟S1101以再讀取下一筆具有第一數(shù)量的第一指令。例如，存儲(chǔ)器管理電路502接著從第一提交陣列SQ(0)所讀取的下一筆4個(gè)指令的總數(shù)據(jù)量為3MB，則存儲(chǔ)器管理電路502會(huì)累加此兩筆指令的總數(shù)據(jù)量以獲得第一數(shù)據(jù)量，此時(shí)，第一數(shù)據(jù)量為5.5MB。因此，在步驟S1103中，存儲(chǔ)器管理電路502會(huì)判斷目前的第一數(shù)據(jù)量非大于第一預(yù)定數(shù)據(jù)量，且目前的第一數(shù)據(jù)量與第一預(yù)定數(shù)據(jù)量之間的差值(即，0.5MB)小于第一數(shù)據(jù)量門檻值(即，1MB)，并執(zhí)行步驟S1105以停止從主機(jī)系統(tǒng)11讀取第一提交陣列SQ(0)中的指令。也就是說，在所累加的第一數(shù)據(jù)量(即，5.5MB)未達(dá)到所述第一預(yù)定數(shù)據(jù)量(即，6MB)，但第一數(shù)據(jù)量與第一預(yù)定數(shù)據(jù)量?jī)烧咧g的差值小于第一數(shù)據(jù)量門檻值時(shí)，存儲(chǔ)器管理電路502會(huì)判斷再繼續(xù)從第一提交陣列SQ(0)讀取下一筆4個(gè)指令后所累加的總數(shù)據(jù)量可能會(huì)超過所述第一預(yù)定數(shù)據(jù)量(即，6MB)，進(jìn)而判定目前所獲得的具第一數(shù)據(jù)量(即，5.5MB)的第一指令已符合所述第一預(yù)定條件。類似地，在判定所取得之至少一第一指令的第一數(shù)據(jù)量已符合第一預(yù)定條件之后，存儲(chǔ)器管理電路502會(huì)接續(xù)地從主機(jī)系統(tǒng)11獲得第二提交陣列SQ(1)中符合第二預(yù)定條件的至少一第二指令。所述從主機(jī)系統(tǒng)11獲得第二提交陣列SQ(1)中符合第二預(yù)定條件的至少一第二指令的操作相同或相似于上述從主機(jī)系統(tǒng)11獲得第一提交陣列SQ(0)中符合第一預(yù)定條件的至少一第一指令的操作，且亦適用上述圖11中的步驟。不同之處在于，由于第一監(jiān)視電路900(0)與第二監(jiān)視電路900(1)所記錄的預(yù)定數(shù)據(jù)量并不相同，因此，第一監(jiān)視電路900(0)與第二監(jiān)視電路900(1)各自作為判斷條件的數(shù)據(jù)量門檻值亦可被設(shè)為不同的值，例如，在從主機(jī)系統(tǒng)11獲得第二提交陣列SQ(1)中符合第二預(yù)定條件的至少一第二指令的操作中，第二數(shù)據(jù)量門檻值是被設(shè)為0.5MB。然而，本發(fā)明并不限于此，例如，在另一范例實(shí)施例中，第二數(shù)據(jù)量門檻值亦可被設(shè)為與第一數(shù)據(jù)量門檻值相同的值。舉例而言，假設(shè)第二提交陣列SQ(1)中僅記錄有數(shù)據(jù)量很小的少量指令，例如，此些少量指令的總數(shù)據(jù)量為3MB，則存儲(chǔ)器管理電路502會(huì)讀取第二提交陣列SQ(1)中所有的指令(亦稱為至少一第二指令)，并將此3MB的數(shù)據(jù)視為第二數(shù)據(jù)量。特別是，由于存儲(chǔ)器管理電路502已將第二提交陣列SQ(1)中所有的指令皆都讀取出來，且此第二數(shù)據(jù)量(即，3MB)非大于第二預(yù)定數(shù)據(jù)量(即，4MB)。因此，存儲(chǔ)器管理電路502不會(huì)考慮第二數(shù)據(jù)量(即，3MB)與第二預(yù)定數(shù)據(jù)量(即，4MB)之間的差值是否小于第二數(shù)據(jù)量門檻值(即，0.5MB)，且存儲(chǔ)器管理電路502會(huì)判定具第二數(shù)據(jù)量的第二指令符合第二預(yù)定條件，并直接停止從主機(jī)系統(tǒng)11讀取第二提交陣列SQ(1)中的指令。如此一來，對(duì)應(yīng)于第二提交陣列SQ(1)中的指令的操作，可即時(shí)地被執(zhí)行且完成，進(jìn)而使得使用者可感受到其所執(zhí)行或運(yùn)作的多個(gè)不同的操作被執(zhí)行的即時(shí)性。應(yīng)理解，本發(fā)明上述第一預(yù)定數(shù)據(jù)量、第二預(yù)定數(shù)據(jù)量、第一數(shù)據(jù)量門檻值、第二數(shù)據(jù)量門檻值、第一數(shù)量與第二數(shù)量的值僅為范例值，而非用以限制本發(fā)明。此外，上述第一指令與第二指令例如為寫入指令或讀取指令，具體而言，在本發(fā)明范例實(shí)施例中，上述從主機(jī)系統(tǒng)11獲得第一提交陣列SQ(0)中符合第一預(yù)定條件的至少一第一指令的操作中，存儲(chǔ)器管理電路502僅將第一提交陣列SQ(0)中寫入指令或讀取指令的數(shù)據(jù)量做為判斷是否符合第一預(yù)定條件的指令；或者上述從主機(jī)系統(tǒng)11獲得第二提交陣列SQ(1)中符合第二預(yù)定條件的至少一第二指令的操作中，存儲(chǔ)器管理電路502僅將第二提交陣列SQ(1)中寫入指令或讀取指令的數(shù)據(jù)量做為判斷是否符合第二預(yù)定條件的指令。然而，本發(fā)明并不限于此，例如，在另一范例實(shí)施例中，第一指令包括寫入指令或讀取指令以外的指令，且第二指令包括寫入指令或讀取指令以外的指令。需注意的是，本發(fā)明并不欲限制每一提交陣列所對(duì)應(yīng)的預(yù)定數(shù)據(jù)量，舉例而言，在本發(fā)明范例實(shí)施例中，每一個(gè)提交陣列所存放的指令可分別對(duì)應(yīng)于不同使用者所執(zhí)行的操作，或者同一個(gè)使用者所執(zhí)行的不同類型的操作。例如，不同的提交陣列用以存放執(zhí)行不同應(yīng)用程式時(shí)所下達(dá)或產(chǎn)生的指令。據(jù)此，存儲(chǔ)器管理電路502可根據(jù)對(duì)應(yīng)每一個(gè)提交陣列所存儲(chǔ)之指令類型，來設(shè)定監(jiān)視電路900(0)～監(jiān)視電路900(N)所記錄的預(yù)定數(shù)據(jù)量。也就是說，每一個(gè)提交陣列所對(duì)應(yīng)的預(yù)定數(shù)據(jù)量可根據(jù)其所存儲(chǔ)之指令類型、性質(zhì)與重要程度而動(dòng)態(tài)地被調(diào)整，例如，在本范例實(shí)施例中，對(duì)應(yīng)第二提交陣列SQ(1)的第二預(yù)定數(shù)據(jù)量不同于對(duì)應(yīng)第一提交陣列SQ(0)的第一預(yù)定數(shù)據(jù)量。然而，本發(fā)明并不限于此。在另一范例實(shí)施例中，不同的提交陣列所對(duì)應(yīng)的監(jiān)視電路亦可記錄相同的預(yù)定數(shù)據(jù)量，例如，對(duì)應(yīng)第二提交陣列SQ(1)的第二預(yù)定數(shù)據(jù)量可相同于對(duì)應(yīng)第一提交陣列SQ(0)的第一預(yù)定數(shù)據(jù)量。此外，本發(fā)明上述從對(duì)應(yīng)的提交陣列SQ(0)～提交陣列SQ(N)獲取符合預(yù)定數(shù)據(jù)量之指令的操作，是透過硬體電路(即，監(jiān)視電路900(0)～監(jiān)視電路900(N))來實(shí)作。然而，在另一范例實(shí)施例中，從對(duì)應(yīng)的提交陣列SQ(0)～提交陣列SQ(N)獲取符合預(yù)定數(shù)據(jù)量之指令的操作亦可以軟體的形式來實(shí)作，本發(fā)明并不加以限制。值的一提的是，在現(xiàn)有的WRR機(jī)制底下，每一提交陣列雖可被劃分為具有不同的優(yōu)先權(quán)，例如，不同的優(yōu)先權(quán)的提交陣列對(duì)應(yīng)至不同的權(quán)重值(即，指令讀取數(shù)量)。然而，由于每一筆指令的數(shù)據(jù)量并不相同，因此，從不同的優(yōu)先權(quán)的提交指令所提取的不同數(shù)量的指令，仍可能具有相同的總數(shù)據(jù)量。舉例而言，請(qǐng)?jiān)賲⒄請(qǐng)D8，存儲(chǔ)器管理電路502根據(jù)權(quán)重值，從高優(yōu)先權(quán)的提交陣列SQ(0)～SQ(1)中分別讀取10個(gè)指令，以及從中優(yōu)先權(quán)的提交陣列SQ(2)～SQ(3)中分別讀取8個(gè)指令。倘若提交陣列SQ(0)～SQ(1)中每一筆指令的數(shù)據(jù)量為4MB，而提交陣列SQ(2)～SQ(3)中每一筆指令的數(shù)據(jù)量為5MB，則存儲(chǔ)器管理電路502從提交陣列SQ(0)～SQ(1)所讀取的共20個(gè)指令的總數(shù)據(jù)量為80MB，從提交陣列SQ(2)～SQ(3)所讀取的共16個(gè)指令的總數(shù)據(jù)量亦為80MB。亦即，僅管不同的優(yōu)先權(quán)的提交陣列具有不同的權(quán)重值，從不同的優(yōu)先權(quán)的提交陣列所讀取之指令的總數(shù)據(jù)量仍可能會(huì)相同。換言之，現(xiàn)有的WRR機(jī)制底下的權(quán)重機(jī)制并不客觀，且并未考量到提交陣列中所存儲(chǔ)之指令的類型，也未考量到所讀取之指令的總數(shù)據(jù)量在存儲(chǔ)器存儲(chǔ)裝置中所占的資源。反觀本發(fā)明，在本發(fā)明范例實(shí)施例中，存儲(chǔ)器管理電路502可根據(jù)指令類型、性質(zhì)與重要程度來設(shè)定每一個(gè)提交陣列所對(duì)應(yīng)的預(yù)定數(shù)據(jù)量，且所讀取的分別對(duì)應(yīng)提交陣列SQ(0)～提交陣列SQ(N)之指令會(huì)實(shí)質(zhì)上分別具有特定的數(shù)據(jù)量。據(jù)此，本發(fā)明范例實(shí)施例不僅可解決某個(gè)操作占去存儲(chǔ)器存儲(chǔ)裝置10的大量資源所造成的其他的操作需等待大量之延遲時(shí)間才被執(zhí)行的問題，更考量到每一個(gè)提交陣列中指令的類型、性質(zhì)與重要程度，以有效地達(dá)到賦予每一提交陣列之權(quán)重值的目的。圖12是根據(jù)本發(fā)明的一范例實(shí)施例所顯示的數(shù)據(jù)傳輸方法的流程圖。請(qǐng)參照?qǐng)D12，在步驟S1201中，存儲(chǔ)器管理電路502從主機(jī)系統(tǒng)11獲得第一提交陣列中的至少一第一指令，并判斷所述至少一第一指令的第一數(shù)據(jù)量是否符合第一預(yù)定條件。在步驟S1203中，當(dāng)所述第一數(shù)據(jù)量符合所述第一預(yù)定條件時(shí)，獲得第二提交陣列中的至少一第二指令。接著，在步驟S1205中，存儲(chǔ)器管理電路502對(duì)存儲(chǔ)器存儲(chǔ)裝置10中的可復(fù)寫式非易失性存儲(chǔ)器模塊406依序地執(zhí)行對(duì)應(yīng)所述至少一第一指令與所述至少一第二指令的數(shù)據(jù)存取操作。然而，圖12中各步驟已詳細(xì)說明如上，在此便不再贅述。值得注意的是，圖12中各步驟可以實(shí)作為多個(gè)程式碼或是電路，本發(fā)明不加以限制。此外，圖12的方法可以搭配以上范例實(shí)施例使用，也可以單獨(dú)使用，本發(fā)明不加以限制。綜上所述，本發(fā)明范例實(shí)施例提出的數(shù)據(jù)傳輸方法、存儲(chǔ)器存儲(chǔ)裝置與存儲(chǔ)器控制電路單元，可根據(jù)對(duì)應(yīng)每一提交陣列的預(yù)定數(shù)據(jù)量來分別地從每一提交陣列中獲取具特定數(shù)據(jù)量的指令，進(jìn)而依序地將每一提交陣列中具特定數(shù)據(jù)量的指令緩存至存儲(chǔ)器存儲(chǔ)裝置。如此一來，存儲(chǔ)器存儲(chǔ)裝置將不會(huì)因某個(gè)具有大量指令的操作而被占去的大量資源與空間，進(jìn)而滿足對(duì)應(yīng)不同操作的指令被執(zhí)行的即時(shí)性，由此使用者端將不會(huì)產(chǎn)生部分操作需等待大量的延遲時(shí)間才被執(zhí)行的問題。另一方面，透過本發(fā)明根據(jù)指令類型、性質(zhì)與重要程度來設(shè)定每一個(gè)提交陣列所對(duì)應(yīng)的預(yù)定數(shù)據(jù)量的操作，可有效地控制從每一提交陣列所讀取之指令的特定數(shù)據(jù)量，進(jìn)而達(dá)到賦予每一提交陣列的權(quán)重值的目的。雖然本發(fā)明已以實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何所屬
技術(shù)領(lǐng)域：
：中技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更改與潤飾，這些更改與潤飾均應(yīng)落入本發(fā)明的保護(hù)范圍內(nèi)。當(dāng)前第1頁1 2 3 當(dāng)前第1頁1 2 3