本實用新型涉及一種FPGA，具體為一種帶預(yù)加法器架構(gòu)的TD-FPGA。

背景技術(shù)：

FPGA是現(xiàn)場可編程邏輯門陣列的縮寫，是一個含有可編輯元件的半導(dǎo)體設(shè)備，可供使用者現(xiàn)場程序化的邏輯門陣列元件。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。使用FPGA來開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，更為重要的是大大減少了芯片以后反復(fù)修改的成本、投片資金大幅下降、大幅減少芯片設(shè)計時間的消耗。

現(xiàn)有FPGA架構(gòu)的功耗性能具有改進空間；現(xiàn)有FPGA架構(gòu)由于必須在邏輯中執(zhí)行預(yù)加法器功能，因此將消耗大量的邏輯單元，不利于內(nèi)核封裝尺寸的縮?。辉诶矛F(xiàn)有FPGA芯片做濾波器設(shè)計時，運算效率具有一定的提升空間。

國內(nèi)傳統(tǒng)的FPGA，在做濾波器設(shè)計應(yīng)用時，采用的是如圖2所示的結(jié)構(gòu)圖。圖中，x(n)作為輸入，y(n-4)作為輸出，這是一個典型的傅里葉轉(zhuǎn)換過程。為了得到y(tǒng)(n-4)，需要經(jīng)過12次乘法、加法的迭代，輸出結(jié)果時間較長，同時需要占用一定數(shù)量的邏輯門。

技術(shù)實現(xiàn)要素：

本實用新型的目的就在于為了解決上述問題而提供一種帶預(yù)加法器架構(gòu)的TD-FPGA。

本實用新型通過以下技術(shù)方案來實現(xiàn)上述目的：

一種帶預(yù)加法器架構(gòu)的TD-FPGA，包括預(yù)加法器、乘法器、乘法寄存器和六個觸發(fā)器，所述六個觸發(fā)器分別為第一觸發(fā)器、第二觸發(fā)器、第三觸發(fā)器、第四觸發(fā)器、第五觸發(fā)器和第六觸發(fā)器；

所述第一觸發(fā)器、所述第二觸發(fā)器、所述第三觸發(fā)器和所述第四觸發(fā)器的信號輸入端作為整個TD-FPGA的四個信號輸入端；

所述第一觸發(fā)器信號輸出端和所述第二觸發(fā)器的信號輸出端均與所述預(yù)加法器的信號輸入端連接，所述預(yù)加法器的信號輸出端與所述第五觸發(fā)器的信號輸入端連接；

所述第三觸發(fā)器的信號輸出端和所述第四觸發(fā)器的信號輸出端均與所述第六觸發(fā)器的信號輸入端連接；

所述第五觸發(fā)器的信號輸出端和所述第六觸發(fā)器的信號輸出端均與所述乘法器的信號輸入端連接，所述乘法器的信號輸出端與所述乘法寄存器的信號輸入端連接，所述乘法寄存器的信號輸出端作為整個TD-FPGA的信號輸出端。

本實用新型的有益效果在于：

本實用新型為一種采用含預(yù)加法器架構(gòu)的FPGA，除了能夠降低芯片功耗，減少邏輯門占用外，最大的應(yīng)用在于使用FPGA做濾波器設(shè)計時，能夠提高運算效率達到50％。

附圖說明

圖1是本實用新型的結(jié)構(gòu)框圖；

圖2是采用傳統(tǒng)FPGA技術(shù)在做濾波器設(shè)計應(yīng)用時的結(jié)構(gòu)示意圖；

圖3是采用本實用新型做濾波器設(shè)計應(yīng)用時的結(jié)構(gòu)示意圖。

具體實施方式

下面結(jié)合附圖對本實用新型作進一步說明：

如圖1所示，本實用新型包括預(yù)加法器、乘法器、乘法寄存器和六個觸發(fā)器，六個觸發(fā)器分別為第一觸發(fā)器、第二觸發(fā)器、第三觸發(fā)器、第四觸發(fā)器、第五觸發(fā)器和第六觸發(fā)器；

第一觸發(fā)器、第二觸發(fā)器、第三觸發(fā)器和第四觸發(fā)器的信號輸入端作為整個FPGA的四個信號輸入端；

第一觸發(fā)器信號輸出端和第二觸發(fā)器的信號輸出端均與預(yù)加法器的信號輸入端連接，預(yù)加法器的信號輸出端與第五觸發(fā)器的信號輸入端連接；

第三觸發(fā)器的信號輸出端和第四觸發(fā)器的信號輸出端均與第六觸發(fā)器的信號輸入端連接；

第五觸發(fā)器的信號輸出端和第六觸發(fā)器的信號輸出端均與乘法器的信號輸入端連接，乘法器的信號輸出端與乘法寄存器的信號輸入端連接，乘法寄存器的信號輸出端作為整個FPGA的信號輸出端。

本實用新型所述帶預(yù)加法器架構(gòu)的TD-FPGA中各個部件的型號根據(jù)需要選定，因此在本實用新型中不做要求，TD-FPGA為我方開發(fā)的一種FPGA的型號。

計算機中的所有運算最后都是轉(zhuǎn)化為二進制加法運算的，即由0、1組合為輸出結(jié)果。原有無預(yù)加法器結(jié)構(gòu)的FPGA，需要靠占用FPGA芯片本身的邏輯門來實現(xiàn)加法運算；在本實用新型中增加了預(yù)加法器后，就不再需要占用大量的邏輯門來實現(xiàn)加法運算，通過這個預(yù)加法器結(jié)構(gòu)的硬核IP集成在FPGA中，實現(xiàn)在減少邏輯門占用的同時，因為有50％的運算已經(jīng)在預(yù)加法器中完成，因此提高了運算速度。

在本實用新型中，第一觸發(fā)器和第二觸發(fā)器中的輸入信號作為預(yù)加法器的輸入，運算結(jié)果由第五觸發(fā)器存放，第三觸發(fā)器和第四觸發(fā)器中的輸入信號作為外部輸入，運算結(jié)果由第六觸發(fā)器存放。把兩者的結(jié)果送給后端乘法器進行處理，并寄存在乘法寄存器中，最后將處理結(jié)構(gòu)由乘法寄存器的信號輸出端輸出。

實施例：

采用本實用新型做濾波器設(shè)計應(yīng)用時，采用的是圖3所示的結(jié)構(gòu)圖。

圖中，x(n)作為輸入，y(n-4)作為輸出，這也是一個典型的傅里葉轉(zhuǎn)換過程。采用了預(yù)加法器后，將圖2中六個單元中的x(n-5)與x(n-4)進行合并，x(n-6)與x(n-3)進行合并，x(n-7)與x(n-2)進行合并，同樣的結(jié)構(gòu)也是得到了y(n-4)。雖然結(jié)果相同，但是只需要6次乘法、加法迭代，并且減少了占用的邏輯門數(shù)量。因為計算量減少了50％，因此芯片的整體功耗也有一定程度的下降。

以上僅為本實用新型的較佳實施例而已，并不用以限制本實用新型，凡在本實用新型的精神和原則之內(nèi)所作的任何修改、等同替換和改進等，均應(yīng)包含在本實用新型的保護范圍內(nèi)。