專利名稱：具有減少功率操作特性的高速緩存一致性多道處理計算機系統(tǒng)的制作方法
技術領域：
本發(fā)明通常涉及以多處理器為基礎的計算機系統(tǒng)領域，特別是，涉及到具有調節(jié)功耗特性的多道處理器計算機系統(tǒng)。
半導體技術的進步使得能夠壓縮集成電路的個體尺寸以允許更多的晶體管被制造在一個單一的半導體基片上。例如，當前正在制造的大多數(shù)復雜微處理器通常都包括由數(shù)百萬個晶體管構成的的一個單一的集成電路(IC)。雖然這些令人驚異的技術進步可以顯著地增加當前現(xiàn)代化計算機系統(tǒng)的性能和數(shù)據(jù)處理能力，但是，這些進步增加了功耗。當然，功耗的增加意味著必須從所述IC中消散更多的熱量。
由于過量的功耗和熱量消除現(xiàn)在是計算機設計人員所面對的一個關鍵問題，所以，研制了各種功率節(jié)省技術以使計算機系統(tǒng)內的電源的電流電平最小化。很多這種技術都采用了在不處于使用狀態(tài)時關閉多處理器電源以便節(jié)省能量的策略。但是，這種技術不是沒有缺點的。
例如在使用用于協(xié)同完成系統(tǒng)任務的兩個或多個處理器的多處理器(MP)計算機系統(tǒng)中有這樣的問題。如果一個微處理器的電源被關閉(例如，由于它的當前任務已經完成或處于待用狀態(tài))，該系統(tǒng)中的另一個微處理器可以繼續(xù)在系統(tǒng)總線上執(zhí)行數(shù)據(jù)事務處理。問題是某些總線事務處理可能試圖在電源關閉狀態(tài)下或處于待用狀態(tài)的微處理器中讀/寫以修改狀態(tài)存儲的數(shù)據(jù)。除非具有某種機構來監(jiān)視總線活動和修正共享存儲單元，否則，將喪失數(shù)據(jù)一致性。因此，MP計算機系統(tǒng)需要一個機構，該機構使待用處理器發(fā)覺并響應于試圖訪問變壞了的數(shù)據(jù)進行訪問的總線活動。
如將要看到的，本發(fā)明提供一種多道處理器計算機系統(tǒng)，在該系統(tǒng)中，各個處理器監(jiān)視總線的數(shù)據(jù)量，以保持高速緩存的一致性，同時以減少功率的模式執(zhí)行操作。根據(jù)本發(fā)明，一個待用或電源關閉的處理器通過將修改后的數(shù)據(jù)以減小功率的操作模式寫回到系統(tǒng)總線來響應某些總線事務處理。另外，本發(fā)明的實現(xiàn)沒有等待時間或來自操作系統(tǒng)的干預。因此，本發(fā)明提供了與外部總線相互作用的完全透明的方式，同時，使功耗最小化。
發(fā)明概要多處理器計算機系統(tǒng)被描述成包括一個被耦合到主存儲器以及第一和第二處理器上的總線。第一和第二處理器被耦合到總線，以便利用所述主存儲器執(zhí)行數(shù)據(jù)處理。第二處理器具有一個被耦合到所述總線上的總線單元、一個具有相關的標記陣列的局部高速緩存器、一個用于產生時鐘信號的鎖相環(huán)(PLL)、和一個在總線單元、PLL和相關的標記陣列耦合到時鐘信號上的時候，使時鐘信號和第二微處理器的某些內部邏輯去耦合以減少功耗的裝置。第二微處理器的總線單元還包括一個用于當以減少功率模式進行操作時，探聽所述總線的裝置和一個用于產生信號以向第一微處理器指出由第一微處理器在所述總線上使用的寫周期是針對在第二微處理器的局部高速緩存器中的修改的高速緩存存儲界的裝置。
通過遵照和根據(jù)附圖進行的詳細描述可以更加完整地理解本發(fā)明。但是，這些描述并不構成對本發(fā)明的限制，所示特定實施例僅用于對本發(fā)明的解釋和理解。


圖1示出了根據(jù)本發(fā)明運行的一個微處理器的一般方框圖。
圖2示出了在本發(fā)明一個實施例中使用的時鐘控制結構的狀態(tài)轉換。
圖3是示出了本發(fā)明一個方面的操作的定時圖。
圖4A-4D示出了在本發(fā)明一個實施例中執(zhí)行的各種例子的操作。
圖5示出了根據(jù)本發(fā)明的一個測試寄存器，它包括允許軟件禁止某些特性的多個比特。
本發(fā)明是一個多處理器計算機系統(tǒng)，用于在使功耗最小化的同時保持高速緩存的一致性。在下面的描述中，出現(xiàn)了很多諸如特定信號、協(xié)議、設備類型等的特殊名稱，用于提供對本發(fā)明的的透徹理解。但是，應當理解，這些特殊名稱并不需要被用于去實踐本發(fā)明。在其它的例子中，公知的結構、電路塊和構造并沒有詳細示出，以避免使本發(fā)明顯得含糊不清。
圖1示出了微處理器20的方框圖，該微處理器20包括了本發(fā)明的各種特性。在一個實施例中，微處理器20包括一個由加州Santa Clara的Intel公司制造并在市場上可以買到的PentiumTM(奔騰)處理器。雖然本發(fā)明將結合圖1所示的實施例進行描述，但是，應當理解，本發(fā)明的整個構思可以適用于很多不同類型的計算機系統(tǒng)，包括與奔騰處理器兼容的的微處理器，或使用不同數(shù)據(jù)處理器體系結構的微處理器。
微處理器20包括鎖相環(huán)(PLL)電路30，該電路提供沿著線46耦合到集成電路各功能單元塊的一個內部時鐘信號(ICLK)。例如，圖1出示在線46上出現(xiàn)的ICLK信號被耦合到所述IC的大多數(shù)內部邏輯上，這些內部邏輯包括指令高速緩存25、數(shù)據(jù)高速緩存26、控制ROM21和由處理器的整數(shù)單元22及浮點(FP)單元23組成的內部邏輯。所述ICLK信號還被耦合到中斷邏輯單元29的一部分上。指令高速緩存25、數(shù)據(jù)高速緩存26和總線單元40中的每一個都被耦合到一個64比特數(shù)據(jù)總線和一個32比特的地址總線上。
除了ICLK信號以外，PLL電路30還提供一個被沿著線45耦合到指令高速緩存25和數(shù)據(jù)高速緩存26的標記比較陣列的第二時鐘信號(CLK)。線45上的CLK信號還被耦合到部分中斷邏輯單元29的一部分和總線單元40上。(下面將討論ICLK和CLK時鐘信號之間的區(qū)別。)在正常操作期間，微處理器20利用約100MHz的時鐘(即ICLK和CLK)頻率進行操作。處理器20的變化也可以支持各種內核/總線比值。例如，在另外的一個例子中，可以支持50MHz和60MHz的總線頻率。
在一個實施例中，總線單元40和中斷邏輯單元29包括使微處理器20能夠被用于一個MP系統(tǒng)中的邏輯電路。例如，由總線單元40發(fā)出和接收的總線周期以及由所述中斷邏輯單元29接收和提供的中斷信號與公知的PentiumTM處理器相兼容。微處理器20還包括一個用于保持高速緩存一致性和對外部總線進行仲裁的邏輯。
在一個實施例中，微處理器20還包括功率管理特性，該特性允許所述處理器進入減少功耗狀態(tài)(即操作的HALT或STANDBY模式)。當在正常操作模式中運行于峰值功率時，微處理器20可能損耗的功率可達20瓦。而在操作的HALL或STANDBY模式時，功耗可以只有700毫瓦。微處理器20執(zhí)行功率管理功能和操作系統(tǒng)獨立功能的一種方式是借助于操作的系統(tǒng)管理模式。系統(tǒng)管理模式(SMM)由一個中斷(SMI)、交替地址空間和一個指令(SRET)組成。系統(tǒng)管理中斷使一個系統(tǒng)管理中斷請求被鎖存在邏輯單元29之內。當在指令邊界上識別所述鎖存SM#時，微處理器20進入SMM。
繼續(xù)參考圖1，在一個實施例中，微處理器20包括一個外部引線(標記為STPCLK#)和一個可以被用于調節(jié)所述微處理器功率的外部電路。所述STPCLK#引線在申請日為11/3/92的共同未決專利申請No07/970,576、發(fā)明名稱為“用于在微處理器中異步停止時鐘的方法和裝置”中有更加詳細的描述，上述專利文獻在這里一并作為參考，并且，該申請被指定給本發(fā)明的受讓人。所述STPCLK#引線提供一個敏感電平SM1，該敏感電平SM1將所述處理器置于低功率STANDBY狀態(tài)。根據(jù)本發(fā)明，在處于操作的STANDBY模式的同時，微處理器20響應專用(即ADS#)和外部探聽(即EADS#)請求。
微處理器20還支持被稱之為AUTO-HALT的一個機構(mechanism)，每當HALT指令被執(zhí)行時，上述機構將所述處理器置于功率減少的操作模式。微處理器20響應包括專用探聽在內的所有停止中斷事件和在處理器處于減少功率狀態(tài)(沒有相關的STPCLK#的引線被確認)時產生的處理器之間的中斷事件。
當微處理器20被用于正常工作模式時，時鐘線46(ICLK)和45(CLK)被使能，從而使內核(internal core)時鐘信號被提供給集成電路的所有單元。當處理器輸入作為確認STPCLK#引線或執(zhí)行HALT指令結果的低功率或STADBY時，線46上的內核時鐘信號(ICLK)被禁止。但是，應當理解，禁止線46不能夠改變PLL電路30的連續(xù)操作。換言之，PLL30連續(xù)在被耦合到微處理器某些部分的線45上產生內核CLK頻率。保持運行(即被CLK驅動)的微處理器20的這部分包括PLL30、高速緩存單元25和26的標記比較陣列、中斷邏輯單元29的一部分和總線單元40。根據(jù)本發(fā)明，提供給微處理器20被選擇這部分的功率允許處理器監(jiān)視和響應為在MP系統(tǒng)中保持超高速緩存一致性所需的外部總線數(shù)據(jù)量。即在操作的減少功率模式下，總線仲裁和高速緩存被有意地保持為活動狀態(tài)。
現(xiàn)在參看圖2，該圖示出了根據(jù)本發(fā)明一個實施例的某個關鍵部分5的特性狀態(tài)圖。在一般工作條件下，即在狀態(tài)51，微處理器20被激活以執(zhí)行指令。這表示處理器的滿功率狀態(tài)，在這種狀態(tài)下，ICLK和CLK信號被耦合到IC內部邏輯的所有部分上。
由方框53表示的STOP-GRANT(停止-允許)狀態(tài)可以通過確認微處理器20的STPCLK#引線進行輸入。在STOP-GRANT狀態(tài)中，集成電路工作于減少功耗模式，在這種模式下，處理器的大多數(shù)內部功能單元都沒有被激活(即ICLK斷)。另一方面，總線單元40、超高速緩存器25和26的標記陣列、PLL30和中斷邏輯單元29的一部分保持被激活。一旦STOP-GRANT總線周期被放置在所述總線上且BRDY#信號被返回，處理器就處于所述STOP-GRANT狀態(tài)。本技術領域內的專業(yè)技術人員將BRDY#理解為它表示外部系統(tǒng)在數(shù)據(jù)引線上具有用于響應讀出的預先傳送的有效數(shù)據(jù)，或它表示外部系統(tǒng)(例如，主存儲器、其它處理器等)已經接收了用于響應寫請求的處理器數(shù)據(jù)。在一個實施例中，在STPCLK#解確認之后的約十個時鐘周期內，處理器返回到正常執(zhí)行狀態(tài)。RESET也使所述處理器脫離STOP-GRANT狀態(tài)，返回到正常狀態(tài)。
當處于操作的減少功率模式時，通過監(jiān)視總體通信量處理器20識別到總線40的輸入信號以保持超高速緩存連續(xù)性(例如，無效和外部探聽)的輸入。例如，當處于STOP-GRANT狀態(tài)時，處理器鎖存在外部中斷信號(例如，SM1#、NM1、INTR、FLUSH#、R/S#和INIT)上的事務。所有這些中斷都是在STPCLK#解除確認之后，如當再進入正常狀態(tài)時采用的。
只要當執(zhí)行HALT指令時，便進入由圖2的方框50表示的AUTO-HALT狀態(tài)。在AUTO-HALT狀態(tài)下，內部時鐘(ICLK)與大部分內部邏輯去耦，同時，連續(xù)時鐘信號CLK保持所述芯片中被選擇功能單元的運行。根據(jù)INTR、NM1、SM1#、RESET或INIT的發(fā)生，處理器事務回到正常工作狀態(tài)，即；狀態(tài)51。如前面解釋的，AUTO-HALT狀態(tài)通過停止將時鐘信號加到處理器的大多數(shù)內部邏輯電路上而導致功率的有效減少?？偩€單元40、PLL30、標記陣列和中斷邏輯電路保持被激活以支持探聽和允許快速重新開始。任何外部中斷都可以使處理器脫離AUTO-HALT狀態(tài)50并返回到正常工作狀態(tài)51。當工作于AUTO-HALT狀態(tài)50時，F(xiàn)LUSH#信號(低電平有效)使齊平事件被鎖存并如所示被方框55激活。對于所描述的實施例來講，F(xiàn)LUSH#信號迫使處理器將所有的經過修改的存儲界寫回到數(shù)據(jù)高速緩存26中，并使它的內部高速緩存失效。然后，通過處理器指出寫回操作和失效操作的完成產生FLUSH確認特定信號。
R/S#輸入(低電平有效)的確認使得處理器停止正常的執(zhí)行，并將其置于IDLE狀態(tài)。圖2示出了一個使來自AUTO-HALT狀態(tài)50的一個事務輸入PROBE-MODE狀態(tài)56的R/S#事件。提供R/S#引線以便和特殊調試端口一起用于調試所述處理器。R/S#引線從高到低的事務中斷所述處理器，并使其在下一個指令邊界處停止執(zhí)行。R/S#引線的解確認使得來自PROBE-MODE狀態(tài)56的事務返回到AUTO-HALT狀態(tài)50。
圖2還包括狀態(tài)52，該狀態(tài)表示在確認STPCLK#引線或執(zhí)行HALT指令之后的情況下，當處于減少功率模式時，所述處理器的探聽能力。即使在這兩種情況之一中功耗被減少，處理器仍能夠經過單元40連續(xù)驅動總線信號，處理器的內部機構狀態(tài)被維持。專用和處理器之間的探聽被支持以用于高速緩存失效和寫回周期。如果所述探聽需要運行寫回周期，那么，功耗將在一個很短的周期內增加。根據(jù)本發(fā)明，僅利用硬件而不需要微碼介入就能夠完全對所述探聽進行處理。
在STOP-GRANT和AUTO-HALT狀態(tài)中，微處理器20通過保持由CLK使能的高速緩存單元標記比較邏輯支持所述探聽-包括專用和處理器之間的探聽。這示于圖1，其中，線45上的CLK信號被耦合到高速緩存25和26的標記比較邏輯上。另一方面，ICLK信號被禁止到高速緩存以使功耗最小化。當探聽發(fā)生時，MESI(即經過修改的、排它的、共享的、有效的)高速緩存協(xié)議比特被修正成需要上升時的值。只有在需要寫回周期時，除了標記陣列以外的處理器部分(例如，至少是數(shù)據(jù)高速緩存、相關的高速緩存控制邏輯和在數(shù)據(jù)高速緩存及總線接口之間的總線)被激活。在另外一個實施例中，在檢測到一個可探聽事項并隨后提供稍微增加功率的狀態(tài)以允許執(zhí)行所述探聽操作之前，通過例如使所有高速緩存的入口失效的禁止某個狀態(tài)下處的標記比較邏輯電路或關掉標記陣列電源可以實現(xiàn)更加積極的功率節(jié)約。
注意，圖1-4僅僅輸出了本發(fā)明的一個解釋性實施例，但是，比較復雜的實現(xiàn)手段可以提供包括不同時鐘方案變化在內的功率節(jié)省技術。就所使用的特殊協(xié)議而言，一旦執(zhí)行了探聽，其實質內容是相同的。例如，第一處理器不是在系統(tǒng)總線上寫回數(shù)據(jù)，而是第一處理器可以撤回寫入并保持污線(dirty line)。由此，本技術領域內的專業(yè)技術人員可以懂得執(zhí)行本發(fā)明的很多種不同方式。
圖3是一個時序圖，它示出了STPCLK#請求和STOP-GRANT總線周期之間的等待時間。注意，對于所示出的這個實施例來講，在STPCLK#請求和STOP-GRANT總線周期之間大約有10個時鐘的延遲。這個等待時間取決于當前指令、CPU寫緩沖器內數(shù)據(jù)的量以及系統(tǒng)存儲器的性能。
處理器20的數(shù)據(jù)高速緩存26利用MESI協(xié)議實現(xiàn)高速緩存的一致性。數(shù)據(jù)高速緩存中的存儲界可以處于Modified(經過修改的)、Exclusive(排它的)、Shared(共享的)或Invalid(無效的)狀態(tài)，同時，在指令高速緩存25中的存儲界可以處于有效或無效狀態(tài)。本發(fā)明直接用于可能出現(xiàn)的下述情況，即兩個或多個處理器共享一個計算機系統(tǒng)中的公用數(shù)據(jù)。只要可能，所述處理器的局部高速緩存器都可以試圖高速緩存數(shù)據(jù)。在處理器20的一個實施例中，包括一個專用高速緩存器一致機構，用于保證處理器之間數(shù)據(jù)的一致性。假如在兩個處理器中的一個處理器內高速緩存了任一數(shù)據(jù)而另一個處理器試圖對這個數(shù)據(jù)進行訪問，那么，包含有所述數(shù)據(jù)的處理器將通知請求處理器它已經高速緩存了所述數(shù)據(jù)。超高速緩存存儲界和包含有數(shù)據(jù)的處理器的狀態(tài)將依據(jù)當前狀態(tài)和另一個處理器已經形成的請求類型而變化。
根據(jù)本發(fā)明，基本的一致性機理要求所述處理器不運行周期、不占用總線(這里，稱做最低最近總線主控器或LRM)并不探聽所有MRM總線活動(MRM意為占用總線的最高最近總線主控器)。然后，運行總線周期的MRM處理器等待來自LRM處理器的一個表示數(shù)據(jù)被包含在LRM高速緩存中的指示。
為了更好地理解本發(fā)明，下面來考慮在圖4A-4D中表示的任意接口交換的例子。首先，假設處理器工作于減少功率模式或未占用外部總線60。這將使處理器PB處于AUTO-HALT或STOP-GRANT狀態(tài)。另外，假設處理器PA只在外部總線60上運行一個寫周期。再有，假設在該總線上的寫周期是針對在處理器PB中的被修改后(M)狀態(tài)內的一個存儲界的。這是在圖4A中所示的情況。由于總線單元和處理器PB中的內部中斷及探聽邏輯被保持激活，所以，不必考慮大多數(shù)其它內部邏輯電路被關斷電源，處理器PB就可以自動地探聽外部總線60，以便監(jiān)視由處理器PA啟動的寫周期。
圖4B示出了處理器PB向處理器PA指出所述寫事務已經命中一個修改后狀態(tài)的超高速緩存存儲界。這是通過確認PHITM#信號被耦合到處理器上進行的。處理器PB也確認一個專用仲裁引線BPBREQ#，用于指出處理器PB已經產生了一個總線請求(在這個例子中，假設處理器PA當前占用外部總線60)。注意，HITM#信號也被耦合到總線60，以禁止另一個總線主控器在所述存儲界被完全寫回之后對所述數(shù)據(jù)進行訪問。然后，處理器PA就如同不存在處理器PB一樣完成在外部總線60上的寫周期。
但是，在處理器PB有機會將修改后的數(shù)據(jù)寫回到系統(tǒng)存儲器之前，只有在外部總線60上完成所述寫周期時才發(fā)生所述外部探聽。圖4B示出了處理器PB確認HITM#信號，以便通知系統(tǒng)探聽地址已經被高速緩存在雙處理器對中，且該地址處于修改后的狀態(tài)。在這個例子中的外部探聽命中了與使PHITM#信號被確認的同一個存儲界。
在圖4C中，在外部總線60上發(fā)生一個仲裁交換，并且現(xiàn)在處理器PB占用該總線。此時，處理器PB寫回所述M狀態(tài)存儲界。從計算機系統(tǒng)的觀點來看，似乎是使用一個單一的處理器來完成探聽事務。注意，在圖4C中，在兩個處理器之間耦合的兩個專用仲裁引線被用于指出總線所有權被授予處理器PB(或者是在完成寫回操作之后處理器PA請求得回所有權)。
最后，在圖4D中，在處理器PB授權總線返回到處理器PA之后，處理器PA再次運行原始寫周期。認識下述一點是非常重要的，即；在由圖4A-4D表示的全部探聽和寫回操作中，處理器PB一直保持在操作的減少功耗模式下。除了對高速緩存一致性有要求以外，由于在由功耗要求限定的計算機系統(tǒng)中，上述特性能夠提供極大的優(yōu)點，所以，它是本發(fā)明的一個關鍵特性。
現(xiàn)在參看圖5，這里示出了一個特殊的測試寄存器12，該寄存器12包括多個比特，以允許軟件禁止微處理器20的某些特性。例如，可以禁止AUTO-HALT特性以將寄存器12中的比特6設置成“1”。在這個設置中，執(zhí)行HALT指令不禁止所述內部時鐘(ICLK)被耦合到處理器任何一個功能單元上。在一個實施例中，利用缺省使能AUTO-HALT特性，即在RESET之后，寄存器12中的比特6被置成“0”。
可由軟件通過測試寄存器12控制的其它特性包括用于多處理器系統(tǒng)的可予程編中斷控制(APIC)。在本發(fā)明的一個實施例中，所述處理器插入了一個先行處理器SMI控制器，該控制器支持在一個復雜的多處理器環(huán)境中的中斷以及在一個簡單的單處理器環(huán)境中的中斷。局部中斷控制器模塊在三線串聯(lián)總線上與I/O APIC模塊(諸如由Intel公司制造的部件no.8259A)通信。當寄存器12中的比特4被設置成“1”時，APIC特性被完全禁止。這意味著所述APIC電路不能夠傳送或接收任一處理器的中斷。從APIC寄存器空間的讀出或向該寄存器空間的寫入都要經過外部總線。當寄存器12的比特5被設定時，雙處理器仲裁硬件也可以被禁止。當這個比特被設定為“1”時，處理器剛一變成最高最近總線主控器(MRM)，專用雙處理器特性(例如，PHIT#、PHITM#、PBREQ#和PBGRNT#引線)就被禁止。如果這個比特別連續(xù)設置成“0”，那么，DP特性被重新使能?？梢杂杉拇嫫?2使能/禁止的其它特性包括SMM輸入和輸出消息(比特7)，和快速執(zhí)行跟蹤消息(比特8)。
權利要求
1.一種多處理器計算機系統(tǒng)，包括總線；耦合到所述總線上的主存儲器；耦合到所述總線上的第一處理器，用于利用所述主存儲器執(zhí)行數(shù)據(jù)事務處理；第二處理器，該第二處理器具有耦合到所述總線上的一個總線單元、具有相關標記陣列的局部高速緩存、用于產生時鐘信號的鎖相環(huán)(PLL)以及一個用于當總線單元、PLL和相關標記陣列保持與時鐘信號耦合時，通過使時鐘信號和第二微處理器的部分內部邏輯去耦合減少功耗的裝置；所述第二處理器的總線單元還包括用于當處于操作的減少功率模式時探聽所述總線的裝置和用于向第一微處理器傳送指出所述第一微處理器在該總線上使用的寫周期是針對在第二微處理器的局部高速緩存中的經過修改的高速緩存存儲界的信號裝置。
2.如權利要求1所述的多處理器計算機系統(tǒng)，其特征是所述第二微處理器還包括一個用于在完成第二微處理器的寫周期之后將經過修改的高速緩存存儲界寫回到所述主存儲器中的裝置。
3.如權利要求2所述的多處理器計算機系統(tǒng)，其特征是所述第一微處理器還包括一個響應第一微處理器的信號傳送裝置的裝置，用于在第二微處理器完成寫回經過修改的高速緩存存儲界之后，再次產生所述寫周期。
4.如權利要求2所述的多處理器計算機系統(tǒng)，其特征是所述去耦裝置包括一個微編碼的暫停指令。
5.如權利要求1所述的多處理器計算機系統(tǒng)，其特征是所述去耦裝置包括一個外部引線，當被確認時，該外部引線使所述時鐘信號和部分內部邏輯去耦。
6.一種多處理器計算機系統(tǒng)，包括一個外部總線；耦合到所述外部總線上的第一和第二微處理器；一個仲裁機構，該機構允許第一和第二微處理器仲裁所述外部總線的所有權；耦合到所述第一和第二微處理器上的一個中斷控制單元，用于控制處理器之間的中斷；其中，第一微處理器包括一個指令裝置，用于在仍然向至少是總線單元和數(shù)據(jù)高速緩存提供時鐘信號的同時，暫停向大多數(shù)內部邏輯提供時鐘信號，從而使第一微處理器工作于減少功率模式；所述第一微處理器還包括一個具有第一比特的寄存器，利用軟件讀出/寫入所述寄存器，以使得當所述第一比特被設定時，禁止操作的減少功率模式。
7.如權利要求6所述的多處理器計算機系統(tǒng)，其特征是所述寄存器還包括第二比特，當設定該比特時，該第二比特禁止仲裁機構。
8.如權利要求7所述的多處理器計算機系統(tǒng)，其特征是所述寄存器還包括第三比特，當設定該比特時，該第三比特禁止中斷控制單元。
全文摘要
多處理器系統(tǒng)在操作的減少功率模式期間保持超高速緩存一致性。多處理器系統(tǒng)具有耦合到外部總線(60)上的第一處理器和第二處理器(20),用于利用主存儲器執(zhí)行數(shù)據(jù)事務處理。在操作的減少功率模式期間,第二處理器(20)的內部時鐘(ICLK)與第二處理器(20)的部分內部邏輯去耦合,同時,內部時鐘信號(CLK)保持耦合到第二處理器(20)的部分內部邏輯上,該部分內部邏輯被用于監(jiān)視和響應外部總線(60)上的數(shù)據(jù)量以保持高速緩存的一致性。在操作的減少功率模式期間,第二處理器連續(xù)執(zhí)行探聽和寫回處理,以維持高速緩存一致性多處理器系統(tǒng)。
文檔編號G06F9/30GK1171159SQ95196998
公開日1998年1月21日 申請日期1995年12月20日 優(yōu)先權日1994年12月23日
發(fā)明者D·M·卡米恩, J·克勞福特 申請人:英特爾公司