專利名稱：具有功率節(jié)省特性的非易失性半導(dǎo)體存儲器設(shè)備的制作方法
具有功率節(jié)省特性的非易失性半導(dǎo)體存儲器設(shè)備相關(guān)申請的交叉引用本申請基于美國法典第35部第119條e款要求2007年12月21日提交的美國臨 時專利申請序列號61/015724的權(quán)益，其通過引用包含進來。本申請還基于美國法典第35部第119條e款要求2008年4月29日提交的美國 臨時專利申請序列號61/048737的權(quán)益，其通過引用包含進來。
背景技術(shù)：
非易失性存儲器可用于多種目的，主要涉及可能進行修改的永久數(shù)據(jù)存儲。非易 失性可重寫存儲器的實際應(yīng)用包括數(shù)字圖片、計算機文件和數(shù)字化錄音音樂等的存儲。因 此，在諸如計算機、數(shù)碼照相機、MP3播放器、電話答錄機、蜂窩電話等日常電子設(shè)備中通常 能夠找到非易失性重寫存儲器設(shè)備。存在可以通過還允許重寫的非易失性存儲器設(shè)備來物理保存數(shù)據(jù)的多種方式。一 個例子是通過使用可以在許多計算機硬盤驅(qū)動器中找到的磁盤。另一個例子是通過諸如 ⑶-R/M的光盤。有一個例子是通過諸如電可擦除可編程只讀存儲器(EEPROM)的固態(tài)存儲 器電路，其具體例子是閃速存儲器設(shè)備。閃速存儲器設(shè)備使用高電壓通過一次操作擦除大 塊的非易失性存儲器單元，允許這些單元隨后使用新的數(shù)據(jù)重新編程?；谒鼈兊聂敯粜?、 便捷性和低成本，閃速存儲器設(shè)備已經(jīng)在非易失性存儲器的市場中變得非常流行，并且，隨 著對于非易失性存儲器需求的持續(xù)增長，預(yù)計閃速存儲器會占據(jù)更加主導(dǎo)的地位。自從最初引入閃速存儲器的這些年來，一直進行技術(shù)改進以允許閃速存儲器設(shè)備 以不斷增加的更高速度操作。這還擴展了消費應(yīng)用-諸如某些視頻和圖像相關(guān)的應(yīng)用_的 范圍，其中可以使用閃速存儲器設(shè)備。然而，當(dāng)嘗試從多個設(shè)備建立大的高速存儲器存儲 時，閃速存儲器設(shè)備的更快速操作還可以引發(fā)特定的問題。更具體地，隨著工作頻率增加的 閃速存儲器設(shè)備的電功耗可以顯著限制所建立的存儲器存儲的總的容量。鑒于此背景技術(shù)，明確需要具有降低的功耗的非易失性半導(dǎo)體存儲器設(shè)備。

發(fā)明內(nèi)容
本發(fā)明的第一方面意圖提供一種非易失性半導(dǎo)體存儲器設(shè)備，包括(i)具有用于 接收輸入時鐘信號的輸入端口和用于接收命令的一組數(shù)據(jù)線的接口，該命令包括擦除命 令且由控制器發(fā)出；(ii)具有反饋回路配置的電路部件的模塊，該模塊由基準時鐘信號驅(qū) 動；(iii)可以可控地在基準時鐘信號跟隨輸入時鐘信號的第一操作狀態(tài)和基準時鐘信號 和輸入時鐘信號解耦合的第二操作狀態(tài)之間轉(zhuǎn)換的時鐘控制電路；和(iv)命令處理單元， 配置為識別控制器發(fā)出的命令，并且使得時鐘控制電路響應(yīng)于識別擦除命令從操作狀態(tài)轉(zhuǎn) 換為第二操作狀態(tài)。當(dāng)基準時鐘信號跟隨輸入時鐘信號時，模塊消耗第一數(shù)量的功率，并且 其中當(dāng)基準時鐘信號和輸入時鐘信號解耦合時，模塊消耗比第一數(shù)量的功率低的第二數(shù)量 的功率。本發(fā)明的第二方面意圖提供一種非易失性半導(dǎo)體存儲器設(shè)備，包括用于提供輸入時鐘信號的第一裝置；具有反饋回路配置的電路部件并且通過基準時鐘信號驅(qū)動的第二裝 置；用于可控地在基準時鐘信號跟隨輸入時鐘信號的第一操作狀態(tài)和基準時鐘信號和輸入 時鐘信號解耦合的第二操作狀態(tài)之間轉(zhuǎn)換的第三裝置；和用于識別控制器發(fā)出的包括擦除 命令的命令并且響應(yīng)于識別擦除命令改變第三裝置的操作狀態(tài)的第四裝置。當(dāng)基準時鐘信 號跟隨輸入時鐘信號時，第二裝置消耗第一數(shù)量的功率，并且其中當(dāng)基準時鐘信號和輸入 時鐘信號解耦合時，第二裝置消耗比第一數(shù)量的功率低的第二數(shù)量的功率。本發(fā)明的第三方面意圖提供通過非易失性半導(dǎo)體存儲器設(shè)備執(zhí)行的方法。該方法 包括提供輸入時鐘信號；提供具有反饋回路配置的電路部件并且通過基準時鐘信號驅(qū)動的 模塊；產(chǎn)生基準時鐘信號，使得其在設(shè)備的第一操作狀態(tài)跟隨輸入時鐘信號并且在設(shè)備的 第二操作狀態(tài)和輸入時鐘信號解耦合，其中當(dāng)基準時鐘信號跟隨輸入時鐘信號時，模塊消 耗第一數(shù)量的功率，并且其中當(dāng)基準時鐘信號和輸入時鐘信號解耦合時，模塊消耗比第一 數(shù)量的功率低的第二數(shù)量的功率；并且使得裝置響應(yīng)于識別從控制器接收的擦除命令從第 一操作狀態(tài)轉(zhuǎn)換為第二操作狀態(tài)。本發(fā)明的第四方面意圖提供一種系統(tǒng)，包括控制器，配置為發(fā)出主時鐘信號和發(fā) 出包括擦除命令的命令；和非易失性半導(dǎo)體存儲器設(shè)備。非易失性半導(dǎo)體存儲器設(shè)備，包括 (i)具有用于接收和主時鐘信號相關(guān)的輸入時鐘信號的輸入端口和用于接收控制器發(fā)出的 命令的一組數(shù)據(jù)線的接口 ；(ii)具有反饋回路配置的電路部件的模塊，該模塊由基準時鐘 信號驅(qū)動；(iii)可以可控地在基準時鐘信號跟隨輸入時鐘信號的第一操作狀態(tài)和基準時 鐘信號和輸入時鐘信號解耦合的第二操作狀態(tài)之間轉(zhuǎn)換的時鐘控制電路；和(iv)命令處 理單元，配置為識別控制器發(fā)出的命令，并且使得時鐘控制電路響應(yīng)于識別擦除命令從第 一操作狀態(tài)轉(zhuǎn)換為第二操作狀態(tài)。當(dāng)基準時鐘信號跟隨輸入時鐘信號時，模塊消耗第一數(shù) 量的功率，并且其中當(dāng)基準時鐘信號和輸入時鐘信號解耦合時，模塊消耗比第一數(shù)量的功 率低的第二數(shù)量的功率。本發(fā)明的第五方面意圖提供一種包括計算機可讀指令的計算機可讀存儲介質(zhì)，該 指令被執(zhí)行時用來向非易失性半導(dǎo)體存儲器設(shè)備提供以下功能性產(chǎn)生基準時鐘信號，使 得其在設(shè)備的第一操作狀態(tài)跟隨輸入時鐘信號并且在設(shè)備的第二操作狀態(tài)和輸入時鐘信 號解耦合，其中當(dāng)基準時鐘信號跟隨輸入時鐘信號時，具有反饋回路配置的電路部件并且 由基準時鐘信號驅(qū)動的模塊消耗第一數(shù)量的功率，并且其中當(dāng)基準時鐘信號和輸入時鐘信 號解耦合時，模塊消耗比第一數(shù)量的功率低的第二數(shù)量的功率；并且使得設(shè)備響應(yīng)于識別 從控制器接收的擦除命令從第一操作狀態(tài)轉(zhuǎn)換為第二操作狀態(tài)。因此，已經(jīng)提供改進的非易失性半導(dǎo)體存儲器設(shè)備。


圖1是根據(jù)非限制示例實施例包括控制器和非易失性存儲器設(shè)備的存儲器系統(tǒng) 的框圖。圖2是根據(jù)非限制示例實施例的包括時鐘同步單元的圖1中非易失性存儲器設(shè)備 的框圖。圖3A是根據(jù)非限制示例實施例的圖2中的時鐘同步單元的框圖。圖3B是根據(jù)替代示例實施例的圖2中的時鐘同步單元的框圖。
圖4A是示出和圖3A的時鐘同步單元相關(guān)的多個信號的信號轉(zhuǎn)變的時序圖。圖4B是示出和圖3B的時鐘同步單元相關(guān)的多個信號的信號轉(zhuǎn)變的時序圖。
具體實施例方式參考圖1，示出根據(jù)實施例的存儲器系統(tǒng)80。存儲器系統(tǒng)80包括通信耦合到非易 失性存儲器設(shè)備100的控制器90?？刂破?0還通信耦合到其他存儲器設(shè)備100A?？刂破?0包括一組端口 92A，...，92H，其分別連接到非易失性存儲器設(shè)備100 的一組端口 93A，. . .，93H。控制器90和非易失性存儲器設(shè)備100經(jīng)由它們相應(yīng)的端口組 92A，· · ·，92H和93A，· · ·，93H交換設(shè)備外部的電信號94A，· · ·，94H。非易失性存儲器設(shè)備 100的端口 93A，. . .，93H和設(shè)備外部的信號94A，. . .，94H將在隨后更詳細描述。圖2是根據(jù)示例實施例的非易失性存儲器設(shè)備100的框圖。在非易失性存儲器設(shè) 備100中，非易失性存儲器單元陣列115包括以行和列布置的多個非易失性存儲器單元。 每個非易失性存儲器單元包括浮柵場效應(yīng)晶體管，其能夠保持用于數(shù)據(jù)的非易失性存儲的 電荷。非易失性存儲器單元陣列115中的非易失性存儲器單元可以通過為浮柵充電來電編 程。非易失性存儲器單元陣列115的行可以排列成頁面塊。通過非限制舉例，非易失 性存儲器單元陣列115的行可以組織成2048個塊，每塊64個頁面。非易失性存儲器設(shè)備100包括接口，該接口包括前面提及的端口組93A，. . .，93H。 其中，端口 93B、93C、93D、93E、93F(也分別標為CE#、CLE、ALE、W/R#、CLK)將設(shè)備外部信號 從控制器90運載到非易失性存儲器設(shè)備100。端口 93A(也標為R/B#)將設(shè)備外部信號 從非易失性存儲器設(shè)備100運載到控制器90。最后，端口 93G和93H(也分別標為DQS和 DQ W 7])可以基于非易失性存儲器設(shè)備100的操作模式在兩個方向運載設(shè)備外部信號。更 具體地，非易失性存儲器設(shè)備100的端口包括但不限于·芯片使能端口(93B，也標為CE#)芯片使能端口 CE#是允許非易失性存儲器設(shè)備100 了解其是否已經(jīng)通過控制器90 激活的輸入端口。在本非限制實施例中，當(dāng)芯片使能端口 CE#處的設(shè)備外部信號確立無效 (低)時，這意味著已經(jīng)選擇非易失性存儲器設(shè)備100，反之當(dāng)芯片使能端口 的設(shè)備 外部信號被確立有效(高)時，這意味著已經(jīng)不選擇非易失性存儲器設(shè)備100?！ぽ斎霑r鐘端口(93F，也標為CLK)輸入時鐘端口 CLK是輸入端口，承載用于同步非易失性存儲器設(shè)備100的操作的 時鐘信號(系統(tǒng)時鐘)。因此，應(yīng)該理解通過同步到系統(tǒng)時鐘，非易失性存儲器設(shè)備100區(qū) 別于異步或者準同步存儲器設(shè)備?！ざ鄠€數(shù)據(jù)線(93H，也標為DQ
)數(shù)據(jù)線DQW:7]承載來自控制器90的地址、命令和寫數(shù)據(jù)，并且承載到控制器90 的讀數(shù)據(jù)。雖然在所示實施例中存在八個數(shù)據(jù)線，但是這不應(yīng)該理解為限制。例如，在其他 實施例中，可以提供不同數(shù)量的數(shù)據(jù)線，諸如16個。還存在其他的可能性。 ·命令鎖存使能端口(93C，也標為CLE)和地址鎖存使能端口(93D，也標為ALE)
命令鎖存使能端口 CLE和地址鎖存使能端口 ALE是輸入端口，承載和數(shù)據(jù)線 DQ
上的設(shè)備外部信號并行并且限定地址、命令和/或?qū)憯?shù)據(jù)的開始和結(jié)束的設(shè)備外部信號。·數(shù)據(jù)選通端口(93G，也標為DQS)數(shù)據(jù)選通端口 DQS承載指示數(shù)據(jù)線DQ W:7]上有效數(shù)據(jù)存在的設(shè)備外部信號。當(dāng) 要把數(shù)據(jù)寫到非易失性存儲器設(shè)備100(在非限制性的雙數(shù)據(jù)率實施例中)時，數(shù)據(jù)選通端 口 DQS處的設(shè)備外部信號通過控制器90產(chǎn)生，具有和輸入時鐘端口 CLK處的設(shè)備外部信號 相同的頻率，并且和數(shù)據(jù)線DQW:7]上的設(shè)備外部信號有90度移位并且中心對準。當(dāng)從非 易失性存儲器設(shè)備100 (在非限制性的雙數(shù)據(jù)率實施例中)讀出數(shù)據(jù)時，數(shù)據(jù)選通端口 DQS 處的設(shè)備外部信號通過非易失性存儲器設(shè)備100產(chǎn)生，具有和輸入時鐘端口 CLK處的設(shè)備 外部信號相同的頻率，并且和數(shù)據(jù)線DQW:7]上的設(shè)備外部信號邊緣對準。應(yīng)該理解，當(dāng)在 數(shù)據(jù)線DQW:7]上缺乏有效數(shù)據(jù)時，可使數(shù)據(jù)選通端口 DQS處的設(shè)備外部信號不振蕩。因 此，存在數(shù)據(jù)選通端口 DQS處的設(shè)備外部信號振蕩的時間段和不振蕩的時間段?！?/ 讀端 口(93E，也標為 W/R#)寫/讀端口 W/R#是輸入端口，承載指示數(shù)據(jù)線DQ
是承載來自控制器90的 寫數(shù)據(jù)(即，當(dāng)設(shè)備外部信號W/R#為高時)還是承載來自存儲器設(shè)備100的讀數(shù)據(jù)(即， 當(dāng)設(shè)備外部信號W/R#為低時)的設(shè)備外部信號。·準備好/忙碌端口(93A，也標為R/B#)準備好/忙碌端口 R/B#是輸出端口，承載指示非易失性存儲器設(shè)備100可用于接 收用于訪問存儲器單元陣列115的命令(當(dāng)設(shè)備外部信號為高時)或者忙于處理用于訪問 存儲器單元陣列115的命令(當(dāng)設(shè)備外部信號為低時)的設(shè)備外部信號?？刂破?0通過改變不同輸入端口處和數(shù)據(jù)線上的設(shè)備外部信號來控制非易失性 存儲器設(shè)備100的行為。從而，非易失性存儲器設(shè)備100包括控制邏輯101，該控制邏輯101 配置為識別輸入端口和數(shù)據(jù)線何時承載來自控制器90的某些特定信號，并且基于這些信 號以確定方式響應(yīng)。例如，控制邏輯101配置為識別命令鎖存使能端口 CLE處的設(shè)備外部信號何時為 高和地址鎖存使能端口 ALE處的設(shè)備外部信號何時為低。在此情況中，控制邏輯101認為 數(shù)據(jù)線DQW:7]上的信息是命令信息。從而，數(shù)據(jù)線DQ
上的信息由輸入接收器106 接收，在緩存的時鐘信號SBue ακ(該信號是輸入時鐘端口 CLK處的設(shè)備外部信號的緩存形 式并且具有相同的極性)的上升沿上鎖存到輸入寄存器112中，并且提供給命令處理單元 109。命令處理單元109可以包括將信息載入的寄存器和用于將載入的信息譯碼為一個或 者多個命令的譯碼器。命令處理單元109產(chǎn)生控制信號，一些控制信號饋送到控制邏輯101 并且另一些控制信號饋送到時鐘同步單元200，在下面對此進行進一步詳細的描述。在一些實施例中，命令處理單元109和控制邏輯101集成在一起，而在其它實施例 中，命令處理單元109和控制邏輯101可以是存儲器設(shè)備100的分離的部件。仍在其他實 施例中，命令處理單元的109的一部分(諸如寄存器)可以分離而命令處理單元109的其 余部分可以和控制邏輯101集成在一起。存在可以通過非易失性存儲器設(shè)備100處理的命令的多個實例，一些非限制的可 能示例包括塊擦除、頁面編程、頁面讀出、狀態(tài)讀出。這些命令的一些和它們的效果在下面 通過非限制實例來描述。Α)塊擦除
當(dāng)控制邏輯101識別出塊擦除命令(更精確地塊擦除命令的指示性的第一命令 周期)時，控制邏輯101配置為隨后期望在數(shù)據(jù)線DQW:7]上接收地址信息。當(dāng)命令鎖存 使能端口 CLE處的設(shè)備外部信號為低并且地址鎖存使能端口 ALE處的設(shè)備外部信號為高 時，地址信號被認為存在于數(shù)據(jù)線DQW:7]上。從而，數(shù)據(jù)線DQW:7]上的信息由輸入接收 器106接收，在前述緩存時鐘信號Sbuf ακ的上升沿被鎖存到輸入寄存器112中并且傳送到 地址寄存器108中?？梢钥缭蕉鄠€地址周期的地址信息可以包括指定期望擦除的塊的地址 的多個字節(jié)。地址信息整體可以載入行鎖存和譯碼器114中。控制邏輯101配置為隨后期望在數(shù)據(jù)線DQW:7]上接收塊擦除命令的第二命令周 期。從而，當(dāng)命令鎖存使能端口 CLE處的設(shè)備外部信號為高并且地址鎖存使能端口 ALE處 的設(shè)備外部信號為低時，數(shù)據(jù)線DQ
上的信息由輸入接收器106接收，在緩存時鐘信號 Sbuf clk的上升沿被鎖存到輸入寄存器112中并且傳送到命令處理單元109中。命令處理單 元109識別塊擦除命令的第二命令周期。命令處理單元109隨后確立如下描述的時鐘同步單元200所使用的擦除信號有 效?？刂七壿?01使得準備好/忙碌端口的設(shè)備外部信號變?yōu)榈?，用來指示非易?性存儲器設(shè)備100忙碌。控制邏輯101隨后還激發(fā)高電壓發(fā)生器103來施加高電壓，用來 擦除期望塊中的非易失性存儲器單元。對于當(dāng)前技術(shù)，取決于多種因素，該操作可以花費在 大約2毫秒到15毫秒范圍中的一段延長的時間。當(dāng)已經(jīng)擦除期望塊中的非易失性存儲器設(shè)備后，命令處理單元109將擦除信號確 立為無效。然后，在時鐘同步單元200的特定部件重新取得同步所需的時間間隔之后，控制 邏輯101使得準備好/忙碌端口 R/B#處的設(shè)備外部信號變?yōu)楦?，用來指示非易失性存儲?設(shè)備100準備好接收另一個命令。B)頁面編程當(dāng)控制邏輯101識別出頁面編程命令(更精確地頁面編程命令的指示性第一命 令周期)時，控制邏輯101配置為隨后期望在數(shù)據(jù)線DQW:7]上接收地址信息。當(dāng)命令鎖 存使能端口 CLE處的設(shè)備外部信號為低并且地址鎖存使能端口 ALE處的設(shè)備外部信號為高 時，地址信息被認為存在于數(shù)據(jù)線DQW:7]上。從而，數(shù)據(jù)線DQW:7]上的信息由輸入接收 器106接收，在緩存的時鐘信號Sbuf ακ的上升沿被鎖存到輸入寄存器112中并且傳送到地 址寄存器108中?？梢钥缭蕉鄠€地址周期的地址信息可以包括指定期望編程的頁面的多個 字節(jié)。地址信息可以載入行鎖存和譯碼器114和/或列鎖存和譯碼器117中?？刂七壿?01隨后期望在數(shù)據(jù)線DQW:7]上接收寫數(shù)據(jù)。當(dāng)命令鎖存使能端口 CLE和地址鎖存使能端口 ALE處的設(shè)備外部信號以及寫/讀端口 W/R#處的設(shè)備外部信號都 為高時才會發(fā)生這種情況。設(shè)備外部信號還用于數(shù)據(jù)選通端口 DQS處。在此情況中，通過 輸入接收器106接收的寫數(shù)據(jù)在數(shù)據(jù)選通端口 DQS處的設(shè)備外部信號的兩個沿處被鎖存到 輸入寄存器112中并且通過列鎖存和譯碼器117選擇以載入頁面緩存器116中。當(dāng)命令鎖存使能端口 CLE和地址鎖存使能端口 ALE處的設(shè)備外部信號不再都為高 時，非易失性存儲器設(shè)備100停止鎖存寫數(shù)據(jù)，并且因此寫入非易失性存儲器設(shè)備100的寫 數(shù)據(jù)的數(shù)量通過命令鎖存使能端口 CLE和地址鎖存使能端口 ALE處的設(shè)備外部信號都保持 為高的時間長度來決定。例如，如果命令鎖存使能端口 CLE和地址鎖存使能端口 ALE處的 設(shè)備外部信號都保持高持續(xù)1024時鐘周期，則非易失性存儲器設(shè)備100就接收了 2048個字節(jié)的寫數(shù)據(jù)(對于在雙數(shù)據(jù)率方案中的8位寬的數(shù)據(jù)總線)?？刂七壿?01配置為隨后期望在數(shù)據(jù)線DQW:7]上接收頁面編程命令的第二命令 周期。從而，當(dāng)命令鎖存使能端口 CLE處的設(shè)備外部信號為高并且地址鎖存使能端口 ALE 處的設(shè)備外部信號為低時，數(shù)據(jù)線DQW:7]上的信息由輸入接收器106接收，在緩存的時鐘 信號SBUF—M的上升沿被鎖存到輸入寄存器112中并且傳送到命令處理單元109中。命令處 理單元109識別頁面編程命令的第二命令周期。命令處理單元109隨后確立如下描述的時鐘同步單元200所使用的編程信號有 效。此外，控制邏輯101使得準備好/忙碌端口 R/B#處的設(shè)備外部信號變?yōu)榈停脕碇甘?非易失性存儲器設(shè)備100忙碌?？刂七壿?01隨后激發(fā)高電壓發(fā)生器103來施加高電壓， 用來將頁面緩存器116中的寫數(shù)據(jù)傳送到非易失性存儲器單元陣列115中的期望頁面。對 于當(dāng)前技術(shù)，取決于多種因素，該操作可以花費從大約200微秒到2毫秒范圍中的一段延長 的時間。當(dāng)已經(jīng)編程期望頁面中的非易失性存儲器單元后，命令處理單元109將編程信號 確立為無效。然后，在時鐘同步單元200的特定部件重新取得同步所需的時間間隔之后，控 制邏輯101使得準備好/忙碌端口的設(shè)備外部信號變?yōu)楦?，用來指示非易失性存?器設(shè)備100準備好接收另一個命令。C)頁面讀出當(dāng)控制邏輯101識別出頁面讀出命令(更精確地頁面讀出命令的指示性第一命 令周期)時，控制邏輯101配置為隨后期望在數(shù)據(jù)線DQW:7]上接收地址信息。當(dāng)命令鎖 存使能端口 CLE處的設(shè)備外部信號為低并且地址鎖存使能端口 ALE處的設(shè)備外部信號為高 時，地址信息被認為存在于數(shù)據(jù)線DQW:7]上。從而，數(shù)據(jù)線DQW:7]上的信息由輸入接收 器106接收，在緩存的時鐘信號Sbuf ακ的上升沿被鎖存到輸入寄存器112中并且傳送到地 址寄存器108中。可以跨越多個地址周期的地址信息可以包括指定要讀出的期望頁面的多 個字節(jié)。地址信息可以載入行鎖存和譯碼器114和/或列鎖存和譯碼器117中?？刂七壿?01配置為隨后期望在數(shù)據(jù)線DQW:7]上接收頁面讀出命令的第二命令 周期。從而，當(dāng)命令鎖存使能端口 CLE處的設(shè)備外部信號為高并且地址鎖存使能端口 ALE 處的設(shè)備外部信號為低時，數(shù)據(jù)線DQW:7]上的信息由輸入接收器106接收，在緩存的時鐘 信號SBUF—M的上升沿被鎖存到輸入寄存器112中并且傳送到命令處理單元109中。命令處 理單元109識別頁面讀出命令的第二命令周期。此外，控制邏輯101使得準備好/忙碌端口 R/B#處的設(shè)備外部信號變?yōu)榈?，用?指示非易失性存儲器設(shè)備100忙碌?？刂七壿?01隨后激發(fā)高電壓發(fā)生器103來施加高電 壓，用來將非易失性存儲器單元陣列115中的期望頁面的單元數(shù)據(jù)傳送到頁面緩存器116 中。對于當(dāng)前技術(shù)，取決于多種因素，該操作可以花費從大約20毫秒到60毫秒范圍中的一 段延長的時間。在期望頁面的內(nèi)容已經(jīng)傳送到頁面緩存器116之后，控制邏輯101使得準備好/ 忙碌端口 的設(shè)備外部信號變?yōu)楦?，用來指示非易失性存儲器設(shè)備100準備好輸出頁 面緩存器116中的讀數(shù)據(jù)或者接收另一個命令。控制邏輯101隨后期望把讀數(shù)據(jù)輸出到數(shù)據(jù)線DQW:7]上。為此，命令鎖存使能 端口 CLE和地址鎖存使能端口 ALE處的設(shè)備外部信號必須都為高并且寫/讀端口 W/R#處的設(shè)備外部信號必須為低。隨后，頁面緩存器116中的數(shù)據(jù)通過輸出寄存器111和輸出驅(qū) 動器105輸出到數(shù)據(jù)線DQW:7]。這以同步方式執(zhí)行。更具體地，來自頁面緩存器116的 數(shù)據(jù)通過列鎖存和譯碼器117選擇以載入輸出寄存器111中。輸出驅(qū)動器105因此順序接 收來自輸出寄存器111的讀出數(shù)據(jù)。輸出驅(qū)動器105將從輸出寄存器111接收的讀出數(shù)據(jù) 輸出到數(shù)據(jù)線DQW:7]，并且使讀出數(shù)據(jù)以從時鐘同步單元200接收的同步時鐘信號S·, 的上升沿和下降沿為基準，其在下面詳細描述。同時，輸出驅(qū)動器105接收內(nèi)部產(chǎn)生的數(shù)據(jù)選通信號Sdqs i，該信號由數(shù)據(jù)選通信 號發(fā)生器113產(chǎn)生。當(dāng)存在要置于數(shù)據(jù)線DQW:7]上的讀出數(shù)據(jù)時，該內(nèi)部產(chǎn)生的數(shù)據(jù)選 通信號Sdqs工為高，否則為低。輸出驅(qū)動器105將內(nèi)部產(chǎn)生的數(shù)據(jù)選通信號Sdqs i傳送到數(shù) 據(jù)選通端口 DQS上，但將其與前面提及的同步時鐘信號S·，的上升沿和下降沿同步。數(shù) 據(jù)選通端口 DQS處的設(shè)備外部的信號由控制器90用來在讀出操作期間將數(shù)據(jù)鎖存在數(shù)據(jù) 線 DQ
上。當(dāng)命令鎖存使能端口 CLE和地址鎖存使能端口 ALE處的設(shè)備外部信號不再都為高 時，非易失性存儲器設(shè)備100停止輸出讀數(shù)據(jù)，并且因此從非易失性存儲器設(shè)備100讀出的 讀出數(shù)據(jù)的數(shù)量通過命令鎖存使能端口 CLE和地址鎖存使能端口 ALE處的設(shè)備外部信號都 保持高的時間長度決定。例如，如果命令鎖存使能端口 CLE和地址鎖存使能端口 ALE處的 設(shè)備外部信號都保持高持續(xù)1024時鐘周期，則非易失性存儲器設(shè)備100就輸出了 2048個 字節(jié)的讀出數(shù)據(jù)(對于在雙數(shù)據(jù)率方案中的8位寬的數(shù)據(jù)總線)。D)狀態(tài)讀出當(dāng)控制邏輯101識別出狀態(tài)讀出命令時，控制邏輯101配置為期望要求它隨后在 數(shù)據(jù)線DQW:7]上輸出狀態(tài)信息。為此，命令鎖存使能端口 CLE和地址鎖存使能端口 ALE處 的設(shè)備外部信號必須都為高，并且寫/讀端口 W/R#處的設(shè)備外部信號必須為低。在此情況 中，狀態(tài)寄存器107的內(nèi)容通過輸出寄存器111和輸出驅(qū)動器105輸出到數(shù)據(jù)線DQW:7]。 該狀態(tài)讀出操作還以與DQS信號同步的方式執(zhí)行。因此，很明顯命令處理單元109基于從控制器90接收的命令來確立擦除或者編程 信號的有效或者無效。更具體地，命令處理單元109響應(yīng)于接收到塊擦除命令來確立擦除 信號有效。命令處理單元109響應(yīng)于接收到頁面編程命令來確立編程信號有效。應(yīng)該理解，非易失性存儲器設(shè)備100可以包括其他端口，并且配置為產(chǎn)生或者接 收其他設(shè)備外部信號。例如，可以具有寫保護端口，其提供免受不期望的編程或者擦除操作 的硬件保護。因此，當(dāng)檢測到寫保護端口處的設(shè)備外部信號為低時，非易失性存儲器設(shè)備 100可以配置為不接受前述頁面編程或者塊擦除命令。而且，非易失性存儲器設(shè)備100包括準備好/忙碌指示邏輯102，其耦合到控制邏 輯101，指示非易失性存儲器設(shè)備100是否忙碌。現(xiàn)在參考圖3A來描述時鐘同步單元200的一個非限制示例實施例。時鐘同步單 元200包括時鐘控制電路210，其從前述緩存的時鐘信號Sbuf m和前述擦除或者編程信號 提取基準時鐘信號SKEF—M。時鐘控制電路210將基準時鐘信號SKEF—ακ饋送到延遲鎖定環(huán)路 (DLL) 220，其產(chǎn)生同步時鐘信號S·,。為了產(chǎn)生基準時鐘信號Skef m，時鐘控制電路210可控地在基準時鐘信號Skef m跟 隨緩存的時鐘信號SBUF—ακ的第一操作狀態(tài)和基準時鐘信號SKEF—Μ和緩存的時鐘信號Sbuf m解耦合的第二操作狀態(tài)之間轉(zhuǎn)換。擦除或者編程信號在基準時鐘信號Skef ακ是否跟隨緩存 的時鐘信號Sbuf m或者是否與其解耦合中發(fā)揮作用。更具體地，并且根據(jù)非限制示例實施 例，當(dāng)擦除信號或者編程信號都未被命令處理單元109確立為有效的時候，時鐘控制電路 210設(shè)計為進入/保持在第一操作狀態(tài)(即，其中基準時鐘信號Skef ακ跟隨緩存的時鐘信 號Sbuf ακ)。相反，當(dāng)擦除信號和編程信號的至少一個被命令處理單元109確立為有效的時 候，時鐘控制電路210設(shè)計為進入/保持在第二操作狀態(tài)(即，其中基準時鐘信號Skef ακ和 緩存的時鐘信號Sbuf m解耦合)。 從而，在特定的非限制示例實施例中，時鐘控制電路210可以設(shè)計為包括與(AND) 邏輯門211和或非(NOR)邏輯門213。NOR邏輯門213接收來自命令處理單元109的擦除 和編程命令。AND邏輯門211的第一輸入是緩存的時鐘信號Sbuf M。AND邏輯門211的第二 輸入是NOR邏輯門213的輸出的信號S·—EN2。因此，當(dāng)擦除或者編程信號確立有效時，NOR 邏輯門213使得信號S· EN2變低，其將AND邏輯門211停用并且使得其輸出信號(即基準 時鐘信號SKEF—ακ)變低。這使得基準時鐘信號Skef m和緩存的時鐘信號Sbuf otJ 耦合。另 一方面，當(dāng)擦除和編程信號確立無效時，NOR邏輯門213使得信號S· ·變高，其將AND邏 輯門211啟用并且使得基準時鐘信號Skef m跟蹤緩存的鐘信號Sbuf m,同時將Sbuf m提供 給DLL 220。 在一個替代實施例中，AND邏輯門211可以是三輸入AND邏輯門，第三輸入是信 號S· EN1，該信號是反相器邏輯門212的輸出，反相器邏輯門212接收緩存的芯片使能信號 SCEb。緩存的芯片使能信號S。Eb是芯片使能端口 CE#處設(shè)備外部信號的緩存形式并且具有 相同的極性。對時鐘控制電路210的此次修改使得只要緩存的芯片使能信號S。Eb為低(即 只要選擇非易失性存儲器設(shè)備100)時，AND邏輯門211都會如之前所描述的操作，但會導(dǎo) 致置于緩存的芯片使能信號S。Eb為高(即當(dāng)取消非易失性存儲器設(shè)備100的選擇)時，AND 邏輯門211的輸出都變低，而不需要考慮擦除或者編程信號是否確立有效。在另一個替代實施例中，NOR邏輯門213的功能性在時鐘控制電路210以外的地 方實現(xiàn)。例如，NOR邏輯門213的功能性可以在命令處理單元109中實現(xiàn)。由此，命令處理 單元109可以自身發(fā)出目前示出在NOR邏輯門213的輸出處的信號S· EN2。DLL 220包括配置成反饋環(huán)的電路部件，用于產(chǎn)生相對于基準時鐘信號SKEF_M具 有可控延遲的同步時鐘信號S·，?？煽匮舆t可以根據(jù)需要調(diào)整，確保接收同步時鐘信號 Sdll clk的輸出驅(qū)動器105在數(shù)據(jù)線DQW:7]和數(shù)據(jù)選通端口 DQS處輸出設(shè)備外部信號，以 滿足非易失性存儲器設(shè)備100的所期望的時序規(guī)范。為了實現(xiàn)必要的延遲，DLL 220可以 實現(xiàn)為包括可變延遲線路221的傳統(tǒng)DLL?？勺冄舆t線路221響應(yīng)于延遲調(diào)整信號Sshift相 對于基準時鐘信號Skef m來改變同步時鐘信號S·,的延遲。反饋延遲模塊224響應(yīng)于同步時鐘信號S·,產(chǎn)生反饋時鐘信號Sfb M。反饋延 遲模塊224可以具有復(fù)制的延遲模塊，用于補償諸如以下的一些內(nèi)部電路塊所導(dǎo)致的內(nèi)部 延遲-時鐘控制電路210中的AND邏輯門211；-根據(jù)輸入時鐘端口CLK處的設(shè)備外部信號輸出緩存的時鐘信號Sbuf ακ的輸入緩 存器(未示)，和/或_用于在數(shù)據(jù)線DQW:7]并且在數(shù)據(jù)選通端口 DQS處輸出設(shè)備外部信號的輸出緩存器。DLL 220還包括相位檢測器222，相位檢測器222接收反饋時鐘信號Sfb clk和基準 時鐘信號Skef m,并且產(chǎn)生相位誤差信號SPE，其具有指示基準時鐘信號SKEF—M和反饋時鐘信 號Sfb ακ之間的相位差的值。延遲控制223響應(yīng)于來自相位檢測器222的相位誤差信號Spe 產(chǎn)生延遲調(diào)整信號Sshift，并且將延遲調(diào)整信號Sshift應(yīng)用到可變延遲線路221以調(diào)整通過可 變延遲線路221施加的延遲。相位檢測器222和延遲控制器223組合起來操作，來將通過可變延遲線路221應(yīng) 用的延遲作為基準時鐘信號SKEF—皿和反饋時鐘信號SFB—ακ之間所檢測相位差的函數(shù)進行調(diào) 整。更具體地，相位檢測器222和延遲控制器223組合起來操作來調(diào)整同步時鐘信號S· CLK的可變延遲，直到基準時鐘信號Skef m和反饋時鐘信號Sfb m之間所檢測的相位差接近 零。更具體地，調(diào)整同步時鐘信號S·，的延遲時，也相應(yīng)調(diào)整來自反饋延遲模塊224的反 饋時鐘信號Sfb m的相位，直到反饋時鐘信號Sfb m具有和基準時鐘信號SKEF—ακ的相位基本 相同的相位。當(dāng)DLL 220已經(jīng)將可變延遲調(diào)整為使得基準時鐘信號Skef m和反饋時鐘信號 Sfb皿之間的相位偏移大體等于零的值時，DLL 220稱為被“鎖定”。此時，假如反饋延遲模 塊224精確模擬多種內(nèi)部延遲，輸入時鐘端口 CLK處的設(shè)備外部信號和同步時鐘信號S· M將是同步的?？紤]到DLL 220中的可變延遲線路221可以包含大量延遲級，所有延遲級在振蕩 時鐘信號傳播通過可變延遲線路221時進行轉(zhuǎn)換，顯然，在沒有向DLL 220饋送振蕩時鐘信 號期間將提高功率節(jié)省。這種情況進而出現(xiàn)在基準時鐘信號Skef ακ從緩存的時鐘信號Sbuf 皿解耦合時，這是如上所述確立擦除或者編程信號有效的直接結(jié)果?？偟膩碚f，從而觀察到 DLL220所影響的每秒信號轉(zhuǎn)變的平均數(shù)量在基準時鐘信號Skef ακ和緩存的時鐘信號Sbuf ακ 解耦合時比在基準時鐘信號SKEF—ακ跟隨緩存的時鐘信號Sbuf m時要低。這導(dǎo)致在更高時鐘 信號頻率時特別顯著的功率節(jié)省?，F(xiàn)在參考圖3Β，示出根據(jù)另一個非限制示例實施例的時鐘同步單元200β。圖3Β中 的時鐘同步單元200β包括類似于圖3Α的時鐘同步單元200中的時鐘控制電路210的經(jīng)修 改的時鐘控制電路210Β，兩者具有以下主要區(qū)別。更具體地，AND邏輯門211Β的第二輸入 是通過2輸入OR邏輯門234輸出的信號S· ΕΝ。2輸入OR邏輯門234接收NOR邏輯門213 的輸出(回憶一下，其接收擦除和編程信號)和反相器邏輯門212的輸出(回憶一下，其接 收緩存的芯片使能信號ScJ。操作中，修改的時鐘控制電路21 Ob使得AND邏輯門21 Ib在滿足以下兩個條件中的 一個時將緩存的時鐘信號Sbuf ακ傳送到其輸出(其承載基準時鐘信號Skef M) :(i)緩存的 芯片使能信號S。Eb變低(即，選擇非易失性存儲器設(shè)備100時)或者(ii)擦除和編程信號 確立為無效(=低)。相反，僅當(dāng)以下兩個條件都滿足時基準時鐘信號Skef M和緩存的時鐘 信號SBUF—M解耦合(i)緩存的芯片使能信號S。Eb變高(即，取消非易失性存儲器設(shè)備100 的選擇時)并且(ii)擦除或者編程信號確立有效(=高)。簡單來說，和圖3A中的時鐘 控制電路210相比時，圖3B中的修改的時鐘控制電路210b不會自動將基準時鐘信號Skef ακ 和緩存的時鐘信號Sbuf ακ在擦除或者編程信號確立有效時解耦合，而是需要附加的條件， 根據(jù)該條件已經(jīng)取消非易失性存儲器設(shè)備100的選擇。換句話說，選擇非易失性存儲器設(shè) 備100將激活DLL 220，因此取代擦除或者編程信號的效果。雖然這相對于圖3A的電路導(dǎo)致較少的功率節(jié)省，但是允許由控制器90直接對非易失性存儲器設(shè)備100的操作進行更大 范圍的控制。圖4A是示出在塊擦除操作期間和圖3A中的時鐘同步單元200相關(guān)的多種信號的 信號轉(zhuǎn)變的非限制示例時序圖。本領(lǐng)域內(nèi)的普通技術(shù)人員可以理解，可以提供其他命令的 類似時序圖(例如，頁面編程)，但是由于相信這對技術(shù)人員理解示例實施例來說不必要， 所以將其略去。圖4A頂部的控制信號(即，處于輸入時鐘端口 CLK，芯片使能端口 CE#，寫/讀端 口 W/R#,命令鎖存使能端口 CLE，地址鎖存使能端口 ALE，數(shù)據(jù)線DQ
,數(shù)據(jù)選通端口 DQS 和準備好/忙碌端口 R/B#上的信號)通過控制器90來發(fā)出。在時間Tl到T7之間，非易 失性存儲器設(shè)備100接收塊擦除命令的第一周期(60h)，行地址信息(RA1，RA2 & RA3)和 塊擦除命令的第二周期(DOh)。一旦非易失性存儲器設(shè)備100接收并且譯碼塊擦除命令的 第二周期(DOh)，擦除信號在時間T8確立有效，并且S· EN2信號(在NOR邏輯門213的輸出 處)變低。AND邏輯門211隨后通過S· ·信號的低狀態(tài)停用。從而，基準時鐘信號Skef m 在大約時間T8處變?yōu)榈蜖顟B(tài)。結(jié)果是，雖然緩存的時鐘信號Sbuf ακ繼續(xù)切換，但是同步時 鐘信號S·,停止切換。此外，準備好/忙碌端口 R/B#處的設(shè)備外部信號變低。非易失性存儲器設(shè)備100隨后在標為tBEKS (塊擦除時間)的一段時間內(nèi)對非易 失性存儲器單元陣列115執(zhí)行內(nèi)部“擦除和驗證”操作，這段時間是可變的，并且例如對于 SLC (單級單元)類型的NAND閃速存儲器設(shè)備可以是2ms，或者例如對于一些類型的MLC (多 級單元)NAND閃速存儲器設(shè)備最多是15ms。在非易失性存儲器設(shè)備100完成內(nèi)部“擦除和 驗證”操作期間，DLL220有效停用，因此相比于在此時間期間啟用DLL 220情況導(dǎo)致更少的 功耗。在時間T14和T15之間，非易失性存儲器設(shè)備100完成其最后的“擦除和驗證”操 作并且擦除信號變?yōu)榈蜖顟B(tài)。結(jié)果是，SDL信號在時間T15處返回高狀態(tài)，這啟用AND邏 輯狀態(tài)211。從而，基準時鐘信號Skef ακ開始再次跟隨緩存的時鐘信號Sbuf ακ，并且DLL 220 試圖根據(jù)基準時鐘信號SKEF—ακ和反饋時鐘信號Sfb m來鎖定同步時鐘信號S·,。本領(lǐng)域 內(nèi)的普通技術(shù)人員應(yīng)該理解，當(dāng)DLL 220包括延遲鎖定環(huán)路時，同步時鐘信號S· ακ重新取 得同步(即，“重新鎖定”)可能需要若干個時鐘周期。圖4Α中的時序圖假設(shè)簡化的并且短 的重新鎖定序列，使得同步時鐘信號S·,在時間Τ16處已經(jīng)被鎖定。本領(lǐng)域內(nèi)公知合適 的重新鎖定序列，因此此處不再描述。在同步時鐘信號S·，已經(jīng)重新得到同步之后，準備好/忙碌端口 R/B#處的設(shè)備 外部信號變高，如時間T16和T17之間所示。非易失性存儲器設(shè)備100現(xiàn)在變成“準備好” 并且控制器90可以發(fā)出下一個命令，諸如但不限于狀態(tài)讀出、頁面讀出和頁面編程。圖4B是塊擦除操作期間圖3B中的時鐘同步單元200B的信號的非限制示例時序 圖。圖4B中的時序圖類似于圖4A中的時序圖，但有以下不同。更具體地，時間T7和T8之 間，注意到即使擦除信號確立有效，AND邏輯門211b的第二輸入處的S· EN信號也沒有下拉 到低狀態(tài)。這是因為緩存的芯片使能信號S。Eb信號仍舊處于低狀態(tài)(意味著非易失性存儲 器設(shè)備100保持選擇)，在此實施例中，這超控本來通過擦除信號控制的時鐘信號的解耦合 效應(yīng)。隨后，在芯片使能端口 CE#處的設(shè)備外部信號變?yōu)楦郀顟B(tài)(在時間T8和T9之間) 之后，緩存的芯片使能信號S。Eb也變?yōu)楦郀顟B(tài)，并且現(xiàn)在S· EN信號變?yōu)榈蜖顟B(tài)。這使得AND邏輯門211b停用，使得基準時鐘信號Skef ακ停止切換，使得DLL 220不會耗費不必要的功率。本領(lǐng)域內(nèi)的普通技術(shù)人員可以理解，除了 DLL 220，時鐘同步單元200可以使用具 有反饋回路配置的電路部件的其他模塊。這樣的其他模塊的一個例子是鎖相環(huán)(PLL)。因 此，鎖相環(huán)可以在擦除或者編程信號確立有效時失活一段時間。本領(lǐng)域內(nèi)的普通技術(shù)人員還可以理解上述對塊擦除、頁面編程，頁面讀出和狀態(tài) 讀出命令的描述僅意于示例，并且，在不脫離本發(fā)明的實施例的范圍的情況下可以有多種 修改。此外，目前或者未來的其他命令可以觸發(fā)擦除和/或編程信號的確立有效。例如，考 慮到假設(shè)的類似于上面描述的塊擦除命令的頁面擦除命令，其允許特定的多頁面塊的單個 頁面被擦除，而不會影響頁面中的其它塊。這樣的命令的例子在Jin-Ki KIM的美國專利申 ImFfHj^ 11/7796854^IS^J "Partial Block Erase Architecture For FlashMemory" ψ 描述，其通過引用包含進來?？梢岳斫馍鲜龇且资源鎯ζ髟O(shè)備100、100Α可以使用多種類型的非易失性 存儲器集成電路技術(shù)來實現(xiàn)，包括但不限于NAND閃速EEPROM、NOR閃速EEPROM、AND 閃速EEPROM、DiNOR閃速EEPROM、串行閃速EEPROM、只讀存儲器(ROM)、可擦除可編程 ROM(EPROM)、鐵電隨機存取存儲器(FRAM)、磁阻RAM(MRAM)和相變RAM(PCRAM)。 還應(yīng)該理解在一些實施例中，某些信號，具體如時鐘信號和數(shù)據(jù)選通信號(非限 制性的)可以是單端的，而在其它實施例中這些信號可以是差分的。還應(yīng)該理解在一些實施例中，某些設(shè)備，特別是輸入寄存器112和輸出驅(qū)動器 105，可以響應(yīng)于上升沿、下降沿或者上升沿和下降沿二者，從而表現(xiàn)出單數(shù)據(jù)率(SDR)、雙 數(shù)據(jù)率(DDR)或者四數(shù)據(jù)率(QDR)功能性。返回參考圖1，在一些例子中，存儲器系統(tǒng)80可以至少大體兼容在08年2月27日 的‘‘Open NAND Flash Interface Specification”版本2· 0中描述的閃速標準，其全部內(nèi) 容通過引用包含進來。當(dāng)然在其他實施例中，存儲器系統(tǒng)80可以至少大體和其他閃速標準 兼容，該標準與所提供的包括DLL和/或PLL的存儲器裝置一致。還應(yīng)該理解在一些實施例中，可以至少部分使用在計算機上運行的軟件程序來向 存儲器裝置100、100A提供上述功能性。這樣的軟件程序可以編碼為計算機可讀存儲介質(zhì) 上的計算可讀指令，該指令設(shè)計為將上述功能性轉(zhuǎn)換為低級電路圖和/或集成電路配置， 用來實現(xiàn)上述功能性?？梢詫λ鰧嵤├M行特定修改和變化。從而，上述實施例被認為是示例性而非 限制性的。
1權(quán)利要求
一種非易失性半導(dǎo)體存儲器設(shè)備，包括接口，包括用于接收輸入時鐘信號的輸入端口；和用于接收命令的一組數(shù)據(jù)線，所述命令包括擦除命令，所述命令由控制器發(fā)出；具有反饋回路配置的電路部件的模塊，該模塊由基準時鐘信號驅(qū)動；能夠可控地在基準時鐘信號跟隨輸入時鐘信號的第一操作狀態(tài)和基準時鐘信號和輸入時鐘信號解耦合的第二操作狀態(tài)之間轉(zhuǎn)換的時鐘控制電路；和配置為識別控制器發(fā)出的命令并且使得時鐘控制電路響應(yīng)于識別擦除命令從第一操作狀態(tài)轉(zhuǎn)換為第二操作狀態(tài)的命令處理單元；其中當(dāng)基準時鐘信號跟隨輸入時鐘信號時，模塊消耗第一數(shù)量的功率，并且其中當(dāng)基準時鐘信號和輸入時鐘信號解耦合時，模塊消耗比第一數(shù)量的功率低的第二數(shù)量的功率。
2.權(quán)利要求1中限定的非易失性半導(dǎo)體存儲器設(shè)備，還包括控制電路，用于響應(yīng)于命 令處理單元識別擦除命令來輸出指示該設(shè)備忙碌的信號。
3.權(quán)利要求2中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中該控制電路配置為在命令處 理單元使得時鐘控制電路從第一操作狀態(tài)轉(zhuǎn)換為第二操作狀態(tài)之后輸出指示該設(shè)備忙碌 的信號。
4.權(quán)利要求1中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，命令處理單元配置為響應(yīng) 于接收到擦除命令來開始擦除操作。
5.權(quán)利要求4中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，命令處理單元配置為使得 時鐘控制電路在擦除操作完成之后轉(zhuǎn)換返回第一操作狀態(tài)。
6.權(quán)利要求5中限定的非易失性半導(dǎo)體存儲器設(shè)備，還包括配置為在擦除操作完成之 后發(fā)出指示設(shè)備準備好的信號的控制電路。
7.權(quán)利要求6中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，時鐘同步電路包括在基準 時鐘信號和輸入時鐘信號解耦合時失去同步的延遲鎖定環(huán)路，其中在延遲鎖定環(huán)路已經(jīng)在 時鐘控制電路轉(zhuǎn)換返回第一操作狀態(tài)之后重新獲得同步后，發(fā)出指示該設(shè)備準備好的信 號。
8.權(quán)利要求4中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，命令處理電路配置為使得 時鐘控制電路在擦除操作完成之前轉(zhuǎn)換返回第一操作狀態(tài)。
9.權(quán)利要求8中限定的非易失性半導(dǎo)體存儲器設(shè)備，還包括配置為在命令處理單元使 得時鐘控制電路轉(zhuǎn)換返回第二操作狀態(tài)之后發(fā)出指示設(shè)備準備好的信號的控制電路。
10.權(quán)利要求8中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，時鐘同步電路包括在基 準時鐘信號和輸入時鐘信號解耦合時失去同步的延遲鎖定環(huán)路，其中在延遲鎖定環(huán)路已經(jīng) 在時鐘控制電路轉(zhuǎn)換返回第一操作狀態(tài)之后重新獲得同步后，發(fā)出指示該設(shè)備準備好的信 號。
11.權(quán)利要求1中限定的非易失性半導(dǎo)體存儲器設(shè)備，還包括多個非易失性存儲器單 元，其中命令處理單元配置為在至少一些非易失性存儲器單元已經(jīng)被擦除之后使得時鐘控 制電路轉(zhuǎn)換返回第一操作狀態(tài)。
12.權(quán)利要求1中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，該模塊包括配置為基于基 準時鐘信號產(chǎn)生同步時鐘信號的時鐘同步電路。
13.權(quán)利要求12中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，時鐘同步電路包括延遲 鎖定環(huán)路。
14.權(quán)利要求12中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，時鐘同步電路包括鎖相環(huán)。
15.權(quán)利要求12中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，所述數(shù)據(jù)線還用于輸出 來自設(shè)備的讀出數(shù)據(jù)。
16.權(quán)利要求15中限定的非易失性半導(dǎo)體存儲器設(shè)備，還包括配置為和同步時鐘信號 同步改變數(shù)據(jù)選通信號的輸出驅(qū)動器。
17.權(quán)利要求16中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，輸出驅(qū)動器配置為將讀 出數(shù)據(jù)的輸出和數(shù)據(jù)選通信號同步。
18.權(quán)利要求17中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，所述接口包括用于輸出 來自設(shè)備的數(shù)據(jù)選通信號的端口。
19.權(quán)利要求1中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，所述時鐘控制電路實現(xiàn)產(chǎn) 生對應(yīng)于基準時鐘信號的輸出的邏輯AND功能，其中，邏輯AND功能具有對應(yīng)于輸入時鐘信 號的第一輸入和對應(yīng)于在擦除命令通過命令處理單元識別時確立有效的信號的第二輸入。
20.權(quán)利要求1中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中所述命令包括不同的命令， 并且其中命令處理單元還配置為響應(yīng)于識別控制器發(fā)出的不同的命令，使得時鐘控制電路 從第一和第二操作狀態(tài)的其中一個轉(zhuǎn)換為第一和第二操作狀態(tài)中的另一個。
21.權(quán)利要求20中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，非易失性半導(dǎo)體存儲器 設(shè)備還實現(xiàn)邏輯OR功能，邏輯OR功能具有對應(yīng)于在擦除命令通過命令處理單元識別時確 立有效的信號的第一輸入和對應(yīng)于在不同的命令通過命令處理單元識別時確立有效的信 號的第二輸入。
22.權(quán)利要求20中限定的非易失性半導(dǎo)體存儲器設(shè)備，還包括多個非易失性存儲器單 元，其中不同的命令是對至少一些非易失性存儲器單元進行編程的命令。
23.權(quán)利要求22中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，命令處理單元配置為使 得時鐘控制電路在至少一些非易失性存儲器單元已經(jīng)編程之后轉(zhuǎn)換返回第一操作狀態(tài)。
24.權(quán)利要求22中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，不同的命令是頁面編程 命令。
25.權(quán)利要求1中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，所述接口包括用于接收 來自控制器的設(shè)備選擇信號的輸入端口，設(shè)備選擇信號指示設(shè)備是否已經(jīng)選擇或者取消選 擇。
26.權(quán)利要求25中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，命令處理單元配置為即 便當(dāng)設(shè)備選擇信號指示設(shè)備已經(jīng)被選擇時仍允許時鐘控制電路轉(zhuǎn)換為第二操作狀態(tài)。
27.權(quán)利要求25中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，命令處理單元配置為除 非設(shè)備選擇信號指示設(shè)備已經(jīng)取消選擇就阻止時鐘控制電路轉(zhuǎn)換為第二操作狀態(tài)。
28.權(quán)利要求1中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，當(dāng)基準時鐘信號跟隨輸入 時鐘信號時，模塊在每個單元時間內(nèi)實現(xiàn)第一平均數(shù)量的信號轉(zhuǎn)變，并且其中當(dāng)基準時鐘 信號和輸入時鐘信號解耦合時，模塊在每單元時間內(nèi)實現(xiàn)第二平均數(shù)量的信號轉(zhuǎn)變，該第 二平均數(shù)量小于第一平均數(shù)量。
29.權(quán)利要求1中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，控制器發(fā)出的命令是經(jīng)編 碼的，其中，命令處理單元包括譯碼器，并且其中為識別控制器發(fā)出的特定命令，該譯碼器 配置為譯碼所述特定的命令。
30.權(quán)利要求1中限定的非易失性半導(dǎo)體存儲器設(shè)備，其中，所述擦除命令是塊擦除命令
31.權(quán)利要求1中限定的非易失性半導(dǎo)體存儲器設(shè)備，實現(xiàn)為NAND閃速存儲器設(shè)備。
32.—種非易失性半導(dǎo)體存儲器設(shè)備，包括 用于提供輸入時鐘信號的第一裝置；具有反饋回路配置的電路部件并且通過基準時鐘信號驅(qū)動的第二裝置； 用于可控地在基準時鐘信號跟隨輸入時鐘信號的第一操作狀態(tài)和基準時鐘信號和輸 入時鐘信號解耦合的第二操作狀態(tài)之間轉(zhuǎn)換的第三裝置；和用于識別控制器發(fā)出的包括擦除命令的命令并且響應(yīng)于識別擦除命令改變第三裝置 的操作狀態(tài)的第四裝置；其中，當(dāng)基準時鐘信號跟隨輸入時鐘信號時，第二裝置消耗第一數(shù)量的功率，并且其中 當(dāng)基準時鐘信號和輸入時鐘信號解耦合時，第二裝置消耗比第一數(shù)量的功率低的第二數(shù)量 的功率。
33.一種通過非易失性存儲器設(shè)備執(zhí)行的方法，該非易失性半導(dǎo)體存儲器設(shè)備具有輸 入時鐘信號并且包括具有反饋回路配置的電路部件的模塊，該電路部件通過基準時鐘信號 驅(qū)動；包括產(chǎn)生基準時鐘信號，使得其在設(shè)備的第一操作狀態(tài)跟隨輸入時鐘信號并且在設(shè)備的第 二操作狀態(tài)和輸入時鐘信號解耦合，其中當(dāng)基準時鐘信號跟隨輸入時鐘信號時，模塊消耗 第一數(shù)量的功率，并且其中當(dāng)基準時鐘信號和輸入時鐘信號解耦合時，模塊消耗比第一數(shù) 量的功率低的第二數(shù)量的功率；并且使得裝置響應(yīng)于識別從控制器接收的擦除命令從第一操作狀態(tài)轉(zhuǎn)換為第二操作狀態(tài)。
34.一種系統(tǒng)，包括控制器，配置為發(fā)出主時鐘信號和發(fā)出包括擦除命令的命令；和 非易失性半導(dǎo)體存儲器設(shè)備，包括 接口，包括輸入端口，用于接收和主時鐘信號相關(guān)的輸入時鐘信號； 用于接收控制器發(fā)出的命令的一組數(shù)據(jù)線； 具有反饋回路配置的電路部件的模塊，該模塊由基準時鐘信號驅(qū)動； 能夠可控地在基準時鐘信號跟隨輸入時鐘信號的第一操作狀態(tài)和基準時鐘信號和輸 入時鐘信號解耦合的第二操作狀態(tài)之間轉(zhuǎn)換的時鐘控制電路；和命令處理單元，配置為識別控制器發(fā)出的命令并且使得時鐘控制電路響應(yīng)于識別擦除 命令從第一操作狀態(tài)轉(zhuǎn)換為第二操作狀態(tài)；當(dāng)基準時鐘信號跟隨輸入時鐘信號時，模塊消耗第一數(shù)量的功率，并且其中當(dāng)基準時 鐘信號和輸入時鐘信號解耦合時，模塊消耗比第一數(shù)量的功率低的第二數(shù)量的功率。
35.一種包括計算機可讀指令的計算機可讀存儲介質(zhì)，該指令被執(zhí)行時用來向非易失 性半導(dǎo)體存儲器設(shè)備提供以下功能產(chǎn)生基準時鐘信號，使得其在設(shè)備的第一操作狀態(tài)中跟隨輸入時鐘信號并且在設(shè)備的 第二操作狀態(tài)中和輸入時鐘信號解耦合，其中當(dāng)基準時鐘信號跟隨輸入時鐘信號時，具有 反饋回路配置的電路部件并且由基準時鐘信號驅(qū)動的模塊消耗第一數(shù)量的功率，并且其中 當(dāng)基準時鐘信號和輸入時鐘信號解耦合時，模塊消耗比第一數(shù)量的功率低的第二數(shù)量的功 率；并且使得設(shè)備響應(yīng)于識別從控制器接收的擦除命令從第一操作狀態(tài)轉(zhuǎn)換為第二操作狀態(tài)。
全文摘要
一種非易失性半導(dǎo)體存儲器設(shè)備，包括(i)接口，具有用于接收輸入時鐘的輸入和用于接收控制器發(fā)出的命令的一組數(shù)據(jù)線，該命令包括擦除命令；(ii)具有反饋回路配置的電路部件的模塊，該模塊由基準時鐘驅(qū)動；(iii)可以可控地在基準時鐘跟隨輸入時鐘的第一狀態(tài)和基準時鐘和輸入時鐘解耦合的第二狀態(tài)之間轉(zhuǎn)換的時鐘控制電路；和(iv)命令處理單元，配置為識別命令，并且使得時鐘控制電路響應(yīng)于識別擦除命令從第一狀態(tài)轉(zhuǎn)換為第二狀態(tài)。相比于當(dāng)基準時鐘跟隨輸入時鐘時，當(dāng)基準時鐘和輸入時鐘解耦合時，模塊消耗更少的功率。
文檔編號G11C11/413GK101903953SQ200880121408
公開日2010年12月1日 申請日期2008年9月15日 優(yōu)先權(quán)日2007年12月21日
發(fā)明者吳學(xué)俊 申請人:莫塞德技術(shù)公司