一種基于實(shí)時(shí)時(shí)鐘芯片的svg系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及外部RTC(Real-Time Clock)高效應(yīng)用的領(lǐng)域，具體地說(shuō)，本設(shè)計(jì)涉及一種基于實(shí)時(shí)時(shí)鐘芯片的SVG(Static Var Generator)系統(tǒng)。
【背景技術(shù)】
[0002]在生產(chǎn)生活中許多領(lǐng)域都有對(duì)時(shí)間實(shí)時(shí)檢測(cè)的要求?？刂破鞫嗯溆袑?shí)時(shí)時(shí)鐘，用于計(jì)算當(dāng)前時(shí)間的；還有作為其他芯片的中斷輸入?，F(xiàn)在大部分時(shí)鐘芯片都需要外接晶振以供RTC正常工作，增加PCB板走線，精度不高，影響時(shí)鐘穩(wěn)定性。遇閏年需要手動(dòng)調(diào)整，不智能。

【發(fā)明內(nèi)容】

[0003]針對(duì)相關(guān)技術(shù)領(lǐng)域文獻(xiàn)和以上現(xiàn)有技術(shù)的不足，在大量現(xiàn)有文獻(xiàn)研宄和長(zhǎng)期在相關(guān)領(lǐng)域研發(fā)實(shí)踐的基礎(chǔ)上，本發(fā)明提出“一種基于實(shí)時(shí)時(shí)鐘芯片的SVG系統(tǒng)”，克服了現(xiàn)有技術(shù)中“外接晶振以供RTC正常工作，增加PCB板走線，精度不高，影響時(shí)鐘穩(wěn)定性”等技術(shù)難題。
[0004]為了解決上述技術(shù)問(wèn)題，本發(fā)明采用的技術(shù)方案是:一種基于實(shí)時(shí)時(shí)鐘芯片的SVG系統(tǒng)，包括中央控制單元，所述中央控制單元通過(guò)I2C總線與時(shí)鐘芯片連接。所述時(shí)鐘芯片的SCL引腳和SDA引腳采用開(kāi)漏結(jié)構(gòu)，中央控制單元SCL引腳與時(shí)鐘芯片SCL引腳的連接線連接上拉電阻R1，中央控制單元SDA引腳與時(shí)鐘芯片SDA引腳的連接線連接上拉電阻R2，上拉電阻Rl和上拉電阻R2連接到VDD網(wǎng)絡(luò)，時(shí)鐘芯片TEST引腳連接到雙向二極管的第2引腳，雙向二極管的第I引腳和第3引腳分別連接到備用電源和VDD網(wǎng)絡(luò)上。該系統(tǒng)還包括連接于時(shí)鐘芯片濾波電路，包括并聯(lián)的電容Cl和電容C2。所述時(shí)鐘芯片的FOE引腳為高電平時(shí)，F(xiàn)OUT引腳輸出32.768kHz的頻率信號(hào)。
[0005]本發(fā)明采用上述技術(shù)方案，與現(xiàn)有技術(shù)相比，本發(fā)明中所用時(shí)鐘芯片內(nèi)置高穩(wěn)度的32.768kHz的DTCXO (數(shù)字溫度補(bǔ)償晶體振蕩器)，通過(guò)FOUT引腳輸出一個(gè)32.768kHz的頻率信號(hào)；具有閏年自動(dòng)調(diào)整功能(2000到2099);固定周期定時(shí)中斷功能。固定周期范圍244.14us?4096min任意時(shí)間設(shè)定；定時(shí)更新中斷功能?？梢愿鶕?jù)內(nèi)部時(shí)鐘的定時(shí)設(shè)定，每秒或每分鐘產(chǎn)生一個(gè)中斷事件；鑒于以上優(yōu)勢(shì)及此系統(tǒng)結(jié)構(gòu)的易操作性，此設(shè)計(jì)有十分可觀的市場(chǎng)前景。
【附圖說(shuō)明】
[0006]圖1為本發(fā)明【具體實(shí)施方式】的RX-8025T與K60通過(guò)I2C總線接口相連；
[0007]圖2為本發(fā)明【具體實(shí)施方式】的時(shí)鐘芯片工作流程；
[0008]圖3為本發(fā)明【具體實(shí)施方式】的MCU (Micro Control Unit)與外部專用實(shí)時(shí)芯片之間的數(shù)據(jù)通訊流程；
[0009]圖4為本發(fā)明【具體實(shí)施方式】的寄存器寫(xiě)操作流程；
[0010]圖5為本發(fā)明【具體實(shí)施方式】的寄存器讀操作流程；
【具體實(shí)施方式】
[0011]下面對(duì)照附圖，通過(guò)對(duì)實(shí)施案例的描述，以期對(duì)本發(fā)明的【具體實(shí)施方式】所涉及的各構(gòu)件的形狀、構(gòu)造、各部分之間的相互位置及連接關(guān)系、各部分的作用及工作原理、制造工藝及操作使用方法等，作進(jìn)一步詳細(xì)的說(shuō)明，以幫助本領(lǐng)域技術(shù)人員對(duì)本發(fā)明的發(fā)明構(gòu)思、技術(shù)方案有更完整、準(zhǔn)確和深入的理解。
[0012]一種基于實(shí)時(shí)時(shí)鐘芯片的SVG系統(tǒng)，包括中央控制單元，所述中央控制單元通過(guò)12C總線與時(shí)鐘芯片電路連接，中央控制單元SCL弓丨腳與時(shí)鐘芯片SCL弓丨腳的連接線連接上拉電阻R1，中央控制單元SDA引腳與時(shí)鐘芯片SDA引腳的連接線連接上拉電阻R2，上拉電阻Rl和上拉電阻R2連接到VDD網(wǎng)絡(luò)，時(shí)鐘芯片TEST引腳連接到雙向二極管的第2引腳，雙向二極管的第I引腳和第3引腳分別連接到備用電源和VDD網(wǎng)絡(luò)上。所述時(shí)鐘芯片的SCL引腳和SDA引腳采用開(kāi)漏結(jié)構(gòu)。該系統(tǒng)還包括連接于時(shí)鐘芯片濾波電路，包括并聯(lián)的電容Cl和電容C2。所述時(shí)鐘芯片的FOE引腳為高電平時(shí)，F(xiàn)OUT引腳輸出32.768kHz的頻率信號(hào)。
[0013]如圖1所示圖中Rl，R2為上拉電阻，時(shí)鐘芯片的SDA，SCL引腳為開(kāi)漏結(jié)構(gòu)，閑置時(shí)為高電平。BAT45C雙向二極管，當(dāng)VDD網(wǎng)絡(luò)有電時(shí)，由于二極管的單向?qū)щ娦噪娏鹘?jīng)Dl上管由2腳輸出，下面的二極管截止，保證電池BTl不被充電。
[0014]當(dāng)VDD網(wǎng)絡(luò)斷電時(shí)電池BTl給Dl下管供電，由于二極管的單向?qū)щ娦噪娏鹘?jīng)Dl下管由2腳輸出，上管截止，保證電池只給時(shí)鐘供電，保證低耗節(jié)能。電池BTl是后備電源，防止系統(tǒng)掉電時(shí)，數(shù)據(jù)丟失。
[0015]C1、C2連接于時(shí)鐘芯片的電源與地之間，起濾波作用。
[0016]FOUT引腳輸出32.768kHz的頻率信號(hào)，此功能需要FOE引腳狀態(tài)使能。FOE為高電平時(shí)FOUT引腳才會(huì)有頻率信號(hào)輸出。上圖結(jié)構(gòu)中沒(méi)有用到F0UT，故FOE與地相連，R3為下拉電阻。
[0017]K60與RX-8025T時(shí)鐘芯片通過(guò)I2C總線相連，K60作為主控器，控制I2C總線的時(shí)鐘和數(shù)據(jù)傳輸?shù)拈_(kāi)始、停止、重新開(kāi)始信號(hào)，時(shí)鐘芯片作為被控器產(chǎn)生應(yīng)答信號(hào)，給K60提供時(shí)鐘數(shù)據(jù)，在主控器需要時(shí)鐘數(shù)據(jù)的時(shí)候及時(shí)提供實(shí)時(shí)時(shí)鐘信息。在主控器不需要時(shí)鐘數(shù)據(jù)時(shí)后臺(tái)計(jì)時(shí)實(shí)時(shí)時(shí)鐘。
[0018]上面結(jié)合附圖對(duì)本設(shè)計(jì)進(jìn)行了示例性描述，顯然本設(shè)計(jì)具體實(shí)現(xiàn)并不受上述方式的限制，只要采用了本設(shè)計(jì)的方法構(gòu)思和技術(shù)方案進(jìn)行的各種非實(shí)質(zhì)性的改進(jìn)，或未經(jīng)改進(jìn)將本設(shè)計(jì)的構(gòu)思和技術(shù)方案直接應(yīng)用于其它場(chǎng)合的，均在本設(shè)計(jì)的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種基于實(shí)時(shí)時(shí)鐘芯片的SVG系統(tǒng)，包括中央控制單元，其特征在于:所述中央控制單元通過(guò)總線與時(shí)鐘芯片電路連接，中央控制單元SCL引腳與時(shí)鐘芯片SCL引腳的連接線連接上拉電阻R1，中央控制單元SDA引腳與時(shí)鐘芯片SDA引腳的連接線連接上拉電阻R2，上拉電阻Rl和上拉電阻R2連接到VDD網(wǎng)絡(luò)，時(shí)鐘芯片TEST引腳連接到雙向二極管的第2引腳，雙向二極管的第I引腳和第3引腳分別連接到備用電源和VDD網(wǎng)絡(luò)上。
2.根據(jù)權(quán)利要求1所述的基于實(shí)時(shí)時(shí)鐘芯片的SVG系統(tǒng)，其特征在于:所述時(shí)鐘芯片的SCL引腳和SDA引腳采用開(kāi)漏結(jié)構(gòu)。
3.根據(jù)權(quán)利要求1所述的基于實(shí)時(shí)時(shí)鐘芯片的SVG系統(tǒng)，其特征在于:該系統(tǒng)還包括連接于時(shí)鐘芯片的濾波電路，包括并聯(lián)的電容Cl和電容C2。
4.根據(jù)權(quán)利要求1所述的基于實(shí)時(shí)時(shí)鐘芯片的SVG系統(tǒng)，其特征在于:所述時(shí)鐘芯片的FOE引腳為高電平時(shí)，F(xiàn)OUT引腳輸出32.768kHz的頻率信號(hào)。
5.根據(jù)權(quán)利要求1所述的基于實(shí)時(shí)時(shí)鐘芯片的SVG系統(tǒng)，其特征在于:所述的時(shí)鐘芯片采用RX-8025T芯片，所述的中央控制單元采用K60芯片。
6.根據(jù)權(quán)利要求1所述的基于實(shí)時(shí)時(shí)鐘芯片的SVG系統(tǒng)，其特征在于:所述時(shí)鐘芯片在SVG系統(tǒng)上電初始化時(shí)初始化系統(tǒng)的軟件時(shí)鐘。
【專利摘要】本發(fā)明公開(kāi)了一種基于實(shí)時(shí)時(shí)鐘芯片的SVG系統(tǒng)，包括中央控制單元，所述中央控制單元通過(guò)I2C總線與時(shí)鐘芯片連接。所述時(shí)鐘芯片的SCL引腳和SDA引腳采用開(kāi)漏結(jié)構(gòu)，中央控制單元SCL引腳與時(shí)鐘芯片SCL引腳的連接線連接上拉電阻R1，中央控制單元SDA引腳與時(shí)鐘芯片SDA引腳的連接線連接上拉電阻R2，上拉電阻R1和上拉電阻R2連接到VDD網(wǎng)絡(luò)，時(shí)鐘芯片TEST引腳連接到雙向二極管的第2引腳，雙向二極管的第1引腳和第3引腳分別連接到備用電源和VDD網(wǎng)絡(luò)上。該系統(tǒng)還包括連接于時(shí)鐘芯片濾波電路，包括并聯(lián)的電容C1和電容C2。本發(fā)明系統(tǒng)結(jié)構(gòu)的易操作性，此設(shè)計(jì)有十分可觀的市場(chǎng)前景。
【IPC分類】G06F1-14
【公開(kāi)號(hào)】CN104820466
【申請(qǐng)?zhí)枴緾N201510254023
【發(fā)明人】束龍勝, 楊艷, 楊振, 徐成, 陶思磊, 汪霞, 劉建文, 劉勇, 楊健, 高之發(fā), 楊春騎
【申請(qǐng)人】安徽鑫龍電器股份有限公司
【公開(kāi)日】2015年8月5日
【申請(qǐng)日】2015年5月18日