基于匹配的目標(biāo)跟蹤方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及目標(biāo)跟蹤技術(shù)領(lǐng)域，尤其涉及一種基于匹配的目標(biāo)跟蹤方法。
【背景技術(shù)】
[0002] 目標(biāo)跟蹤方法有很多種，主要分為基于對(duì)比度分析的目標(biāo)跟蹤方法、基于匹配的 目標(biāo)跟蹤方法和基于運(yùn)動(dòng)檢測的目標(biāo)跟蹤方法。其中，基于匹配的目標(biāo)跟蹤方法是目前工 程應(yīng)用階段目標(biāo)跟蹤技術(shù)最主要的使用手段，而目前應(yīng)用最多的是基于去均值歸一化積相 關(guān)算法的目標(biāo)匹配跟蹤方法。由于該方法算法復(fù)雜、計(jì)算量大、過程復(fù)雜、對(duì)處理器精度要 求較高等特點(diǎn)，在實(shí)時(shí)處理系統(tǒng)中實(shí)現(xiàn)有較大困難且實(shí)現(xiàn)成本較高，當(dāng)前業(yè)內(nèi)實(shí)現(xiàn)的方法 往往很難在精度、實(shí)時(shí)性和硬件開銷等方面達(dá)到一個(gè)較好的平衡。
[0003] 根據(jù)相關(guān)文獻(xiàn)表明，部分設(shè)計(jì)人員用DSP ARM等處理器完成全部的跟蹤處理流程， 實(shí)現(xiàn)方法雖然簡單，但由于DSP等處理器運(yùn)行架構(gòu)和方法等原因，算法執(zhí)行并行度較低，處 理時(shí)間過長，造成效率低下，實(shí)時(shí)性難以滿足系統(tǒng)要求。
[0004] 另一種實(shí)現(xiàn)方法將目標(biāo)匹配跟蹤方法中運(yùn)算量最大的去均值歸一化積相關(guān)部分 在FPGA等可編程邏輯電路中實(shí)現(xiàn)，運(yùn)算速率大大提升，但由于實(shí)現(xiàn)過程和跟蹤流程沒有做 相應(yīng)優(yōu)化，需要性能非常高的FPGA和DSP完成，且需要占用大量外部存儲(chǔ)資源，實(shí)現(xiàn)成本較 高，無法大規(guī)模推廣使用。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的在于克服現(xiàn)有技術(shù)不足，提供了一種基于匹配的目標(biāo)跟蹤方法，能 夠在實(shí)時(shí)性、精確性、硬件開銷等方面達(dá)到一個(gè)較好平衡，跟蹤效果良好并大大縮減實(shí)時(shí)信 號(hào)處理系統(tǒng)的成本。
[0006] 本發(fā)明的技術(shù)解決方案：
[0007] -種基于匹配的目標(biāo)跟蹤方法，該方法包括：
[0008] DSP根據(jù)檢測結(jié)果確定截圖坐標(biāo)，并將所述截圖坐標(biāo)發(fā)送給FPGA ;
[0009] FPGA接收所述截圖坐標(biāo)，并根據(jù)所述截圖坐標(biāo)從原始圖像上截取實(shí)時(shí)跟蹤圖像， 并將所述實(shí)時(shí)跟蹤圖像發(fā)送給DSP ;
[0010] DSP接收所述實(shí)時(shí)跟蹤圖像，利用所述實(shí)時(shí)跟蹤圖像制備跟蹤模板，并將所述跟蹤 模板發(fā)送給FPGA ;
[0011] FPGA接收所述跟蹤模板，利用所述跟蹤模板進(jìn)行去均值歸一化積相關(guān)運(yùn)算，并將 去均值歸一化積相關(guān)結(jié)果矩陣發(fā)送給DSP ;
[0012] DSP接收所述去均值歸一化積相關(guān)結(jié)果矩陣，根據(jù)所述去均值歸一化積相關(guān)結(jié)果 矩陣計(jì)算目標(biāo)跟蹤坐標(biāo)，并將所述目標(biāo)跟蹤坐標(biāo)發(fā)送給FPGA ;
[0013] FPGA接收所述目標(biāo)跟蹤坐標(biāo)，利用所述目標(biāo)跟蹤坐標(biāo)并通過通信幀完成對(duì)伺服系 統(tǒng)的控制。
[0014] 進(jìn)一步的，所述FPGA接收所述跟蹤模板，利用所述跟蹤模板進(jìn)行去均值歸一化積 相關(guān)運(yùn)算包括：
[0015] 去均值歸一化積相關(guān)計(jì)算公式，第一公式：
，其中，Gr (i，j)表示實(shí)時(shí)跟蹤圖像在（i，j)點(diǎn)的灰度值，Gr大小為Mr XNr ;Gs(i，j)表示參 考圖在（丨，」）點(diǎn)的灰度值，〇3大小為此乂此，且此〈11'，此〈階；(1^)是實(shí)時(shí)跟蹤圖像在參 考圖上的相對(duì)坐標(biāo)，相關(guān)矩陣的大小為（Mr-Ms+l)X(Nr-Ns+l)，最終匹配點(diǎn)坐標(biāo)（u，v)根 據(jù)實(shí)際條件求出；
[0017] 將上述第一公式進(jìn)行重新推導(dǎo)，得到第二公式所示的快速去均值歸一化積相關(guān)算 法，第二公式：
[0025] 將第二公式中除法轉(zhuǎn)變?yōu)槌朔ㄓ?jì)算，獲得以下第三公式：
[0026]
[0027] 進(jìn)一步的，利用所述跟蹤模板進(jìn)行去均值歸一化積相關(guān)運(yùn)算包括：
[0028] 所述FPGA并行實(shí)現(xiàn)以下過程1至過程5 :
[0029] 過程1，利用跟蹤模板大小實(shí)時(shí)圖計(jì)算實(shí)時(shí)圖像素值和；
[0030] 過程2,利用跟蹤模板大小實(shí)時(shí)圖計(jì)算實(shí)時(shí)圖自乘積，計(jì)算實(shí)時(shí)圖自乘積值和；
[0031] 過程3,利用跟蹤模板大小實(shí)時(shí)圖計(jì)算實(shí)時(shí)圖與模板數(shù)據(jù)的互乘積，計(jì)算實(shí)時(shí)圖與 模板圖互乘積值的和；
[0032] 過程4,利用跟蹤模板大小實(shí)時(shí)圖并結(jié)合模板數(shù)據(jù)，計(jì)算模板圖的自乘積，計(jì)算模 板圖自乘積值和；
[0033] 過程5,利用跟蹤模板大小實(shí)時(shí)圖計(jì)算模板圖像素值和；
[0034] 所述FPGA利用上述計(jì)算結(jié)果計(jì)算當(dāng)前圖像的去均值歸一化積相關(guān)值。
[0035] 本發(fā)明實(shí)施例提供的一種基于匹配的目標(biāo)跟蹤方法，通過FPGA完成接收?qǐng)D像數(shù) 據(jù)，截取跟蹤實(shí)時(shí)圖及計(jì)算去均值歸一化積相關(guān)值等功能步驟，通過DSP完成實(shí)現(xiàn)跟蹤模 板制備、跟蹤流程控制及調(diào)度及計(jì)算目標(biāo)位置等功能，最后DSP將計(jì)算所得的目標(biāo)位置坐 標(biāo)通過FPGA發(fā)送給伺服控制系統(tǒng)，完成目標(biāo)匹配跟蹤，簡化了實(shí)現(xiàn)流程以及FPGA和DSP的 數(shù)據(jù)交互過程，實(shí)現(xiàn)流程更合理，運(yùn)算過程數(shù)據(jù)格式選擇更優(yōu)化，大大降低了對(duì)各個(gè)可編程 邏輯器件的性能要求，充分利用不同可編程邏輯器件的特點(diǎn)，合理劃分任務(wù)工作，極大地發(fā) 揮了各個(gè)器件的能力。
【附圖說明】
[0036] 所包括的附圖用來提供對(duì)本發(fā)明實(shí)施例的進(jìn)一步的理解，其構(gòu)成了說明書的一部 分，用于例示本發(fā)明的實(shí)施例，并與文字描述一起來闡釋本發(fā)明的原理。顯而易見地，下面 描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造 性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0037] 圖1為本發(fā)明實(shí)施例提供的基于匹配的目標(biāo)跟蹤方法流程圖；
[0038] 圖2為本發(fā)明實(shí)施例中FPGA計(jì)算去均值歸一化互相關(guān)值的計(jì)算流程圖。
【具體實(shí)施方式】
[0039] 下面將結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例進(jìn)行詳細(xì)說明。在下面的描述中，出于解 釋而非限制性的目的，闡述了具體細(xì)節(jié)，以幫助全面地理解本發(fā)明。然而，對(duì)本領(lǐng)域技術(shù)人 員來說顯而易見的是，也可以在脫離了這些具體細(xì)節(jié)的其它實(shí)施例中實(shí)踐本發(fā)明。
[0040] 在此需要說明的是，為了避免因不必要的細(xì)節(jié)而模糊了本發(fā)明，在附圖中僅僅示 出了與根據(jù)本發(fā)明的方案密切相關(guān)的設(shè)備結(jié)構(gòu)和/或處理步驟，而省略了與本發(fā)明關(guān)系不 大的其他細(xì)節(jié)。
[0041] 本發(fā)明實(shí)施例提供一種基于匹配的目標(biāo)跟蹤方法，原始圖獲取，實(shí)時(shí)圖截取，去均 值歸一化積相關(guān)運(yùn)算等實(shí)時(shí)性要求高，并行度好的處理部分由FPGA完成，其余部分和跟蹤 控制流程由DSP完成。如圖1所示，該方法包括：
[0042] DSP根據(jù)檢測結(jié)果確定截圖坐標(biāo)，并將所述截圖坐標(biāo)發(fā)送給FPGA ;
[0043] FPGA接收所述截圖坐標(biāo)，并根據(jù)所述截圖坐標(biāo)從原始圖像上截取實(shí)時(shí)跟蹤圖像， 并將所述實(shí)時(shí)跟蹤圖像發(fā)送給DSP ;
[0044] DSP接收所述實(shí)時(shí)跟蹤圖像，利用所述實(shí)時(shí)跟蹤圖像制備跟蹤模板，并將所
[0045] 為了充分說明本發(fā)明的技術(shù)方案，以下通過具體的流程圖，詳細(xì)說明本發(fā)明的最 佳實(shí)施例。
[0046] 述跟蹤模板發(fā)送給FPGA ;
[0047] FPGA接收所述跟蹤模板，利用所述跟蹤模板進(jìn)行去均值歸一化積相關(guān)運(yùn)算，并將 去均值歸一化積相關(guān)結(jié)果矩陣發(fā)送給DSP ;
[0048] DSP接收所述去均值歸一化積相關(guān)結(jié)果矩陣，根據(jù)所述去均值歸一化積相關(guān)結(jié)果 矩陣計(jì)算目標(biāo)跟蹤坐標(biāo)，并將所述目標(biāo)跟蹤坐標(biāo)發(fā)送給FPGA ;
[0049] FPGA接收所述目標(biāo)跟蹤坐標(biāo)，利用所述目標(biāo)跟蹤坐標(biāo)并通過通信幀完成對(duì)伺服系 統(tǒng)的控制。
[0050] 本發(fā)明實(shí)施例提供的一種基于匹配的目標(biāo)跟蹤方法，通過FPGA完成接收?qǐng)D像數(shù) 據(jù)，截取跟蹤實(shí)時(shí)圖及計(jì)算去均值歸一化積相關(guān)值等功能步驟，通過DSP完成實(shí)現(xiàn)跟蹤模 板制備、跟蹤流程控制及調(diào)度及計(jì)算目標(biāo)位置等功能，最后DSP將計(jì)算所得的目標(biāo)位置坐 標(biāo)通過FPGA發(fā)送給伺服控制系統(tǒng)，完成目標(biāo)匹配跟蹤，簡化了實(shí)現(xiàn)流程以及FPGA和DSP的 數(shù)據(jù)交互過程，實(shí)現(xiàn)流程更合理，運(yùn)算過程數(shù)據(jù)格式選擇更優(yōu)化，大大降低了對(duì)各個(gè)可編程 邏輯器件的性能要求，充分利用不同可編程邏輯器件的特點(diǎn)，合理劃分任務(wù)工作，極大地發(fā) 揮了各個(gè)器件的能力。
[0051] 去均值歸一化積相關(guān)算法的實(shí)現(xiàn)方法是本專利涉及的關(guān)鍵步驟之一，接下將 詳細(xì)介紹該算法的計(jì)算方法。如公式⑴所示：其中Gr(i，j)表示實(shí)時(shí)圖在（i，j)點(diǎn) 的灰度值，Gr大小為MrXNr ;Gs(i，j)表示參考圖在（i，j)點(diǎn)的灰度值，Gs大小為 MsXNs，且Ms〈Mr，Ns〈Nr ;(u，v)是實(shí)時(shí)圖在參考圖上的相對(duì)坐標(biāo)，相關(guān)矩陣的大小為 (Mr-Ms+1) X (Nr-Ns+Ι)。最終匹配點(diǎn)坐標(biāo)（u, V)根據(jù)實(shí)際條件求出。
[0053] 過將公式（1)進(jìn)行重新推導(dǎo)，可以得到公式（2)所示的快速去均值歸一化積相關(guān) 算法。由此可以看出，可利用積分圖像代替原有求和過程，用3個(gè)簡單的加減運(yùn)算來降低 原算法求取相關(guān)系數(shù)過程的計(jì)算復(fù)雜度，以提高運(yùn)算速度。
[0054]
[0062] 公式（3)中將除法轉(zhuǎn)變?yōu)槌朔ㄓ?jì)算，便于FPGA實(shí)現(xiàn)，可充分利用FPGA并行流水 特點(diǎn)，實(shí)現(xiàn)實(shí)時(shí)計(jì)算去均值歸一化積相關(guān)值。參加圖2,根據(jù)公式（3)可以得知FPGA計(jì)算去 均值歸一化積相關(guān)的流程包括；
[0063] FPGA接收跟蹤模板，并行實(shí)現(xiàn)以下過程