式，處理器對(duì)嵌入式存儲(chǔ)器進(jìn)行讀、寫(xiě)或刪除操作中的至少一種，進(jìn)而實(shí)現(xiàn)對(duì)嵌入式存儲(chǔ)器的程序升級(jí)。
[0101]依照本發(fā)明的實(shí)施例如上文所述，這些實(shí)施例并沒(méi)有詳盡敘述所有的細(xì)節(jié)，也不限制該發(fā)明僅為所述的具體實(shí)施例。顯然，根據(jù)以上描述，可作很多的修改和變化。本說(shuō)明書(shū)選取并具體描述這些實(shí)施例，是為了更好地解釋本發(fā)明的原理和實(shí)際應(yīng)用，從而使所屬技術(shù)領(lǐng)域技術(shù)人員能很好地利用本發(fā)明以及在本發(fā)明基礎(chǔ)上的修改使用。本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以本發(fā)明權(quán)利要求所界定的范圍為準(zhǔn)。
【主權(quán)項(xiàng)】
1.一種處理器系統(tǒng)，包括: 第一選擇器，包括第一至第三端口 ； 分別與第一選擇器的第一至第三端口連接嵌入式存儲(chǔ)器、處理器和高速緩沖存儲(chǔ)器，所述嵌入式存儲(chǔ)器用于存儲(chǔ)應(yīng)用程序代碼， 其中，所述第一選擇器提供控制信號(hào)的路由功能，使得第一端口與第二端口之間的第一信號(hào)路徑、或者第一端口與第三端口之間的第二信號(hào)路徑連通。2.根據(jù)權(quán)利要求1所述的處理器系統(tǒng)，其中，所述第一選擇器還包括第一選擇端口，所述第一選擇器根據(jù)第一選擇端口提供的第一選擇信號(hào)，選擇第一信號(hào)路徑和第二信號(hào)路徑之一連通。3.根據(jù)權(quán)利要求2所述的處理器系統(tǒng)，其中，所述處理器提供所述第一選擇信號(hào)，當(dāng)處理器的頻率小于第一閾值時(shí)，所述第一選擇信號(hào)使得第一信號(hào)路徑連通，當(dāng)處理器的頻率大于等于第一閾值時(shí)，所述第一選擇信號(hào)使得第二信號(hào)路徑連通。4.根據(jù)權(quán)利要求1所述的處理器系統(tǒng)，其中， 在第一信號(hào)路徑連通時(shí)，所述嵌入式存儲(chǔ)器工作于低功耗模式，其中，處理器直接從嵌入式存儲(chǔ)器讀取數(shù)據(jù)， 在第二信號(hào)路徑連通時(shí)，所述嵌入式存儲(chǔ)器工作于高效訪問(wèn)模式，其中，在高速緩沖存儲(chǔ)器與嵌入式存儲(chǔ)器之間進(jìn)行數(shù)據(jù)緩存。5.根據(jù)權(quán)利要求4所述的處理器系統(tǒng)，其中，所述處理器獲取的數(shù)據(jù)為指令和/或操作數(shù)。6.根據(jù)權(quán)利要求2所述的處理器系統(tǒng)，還包括: 第二選擇器，包括第四至第六端口 ； 程序存儲(chǔ)器，用于存儲(chǔ)應(yīng)用程序代碼；以及 接口控制器，所述接口控制器將所述程序存儲(chǔ)器與所述第二選擇器的第五端口相連接， 其中，所述嵌入式存儲(chǔ)器和所述第一選擇器分別連接至所述第二選擇器的第四端口和第六端口， 所述第二選擇器提供控制信號(hào)的路由功能，使得第四端口與第六端口之間的第三信號(hào)路徑、或者第五端口與第六端口之間的第四信號(hào)路徑連通。7.根據(jù)權(quán)利要求6所述的處理器系統(tǒng)，其中所述程序存儲(chǔ)器為SPIFLASH存儲(chǔ)器，并且所述接口控制器為SPI接口控制器。8.根據(jù)權(quán)利要求6所述的處理器系統(tǒng)，其中，所述第二選擇器還包括第二選擇端口，所述第二選擇器根據(jù)第二選擇端口提供的第二選擇信號(hào)，選擇第三信號(hào)路徑和第四信號(hào)路徑之一連通。9.根據(jù)權(quán)利要8所述的處理器系統(tǒng)，其中，所述處理器提供所述第二選擇信號(hào)，當(dāng)嵌入式存儲(chǔ)器的空間大于第二閾值時(shí)，所述第二選擇信號(hào)使得第三信號(hào)路徑連通；當(dāng)嵌入式存儲(chǔ)器的空間小于第二閾值時(shí)，所述第二選擇信號(hào)使得第四信號(hào)路徑連通。10.根據(jù)權(quán)利要求6所述的處理器系統(tǒng)，其中，當(dāng)?shù)谌盘?hào)路徑連通時(shí)，所述處理器系統(tǒng)處于正常工作模式，其中在處理器與嵌入式存儲(chǔ)器之間自動(dòng)進(jìn)行數(shù)據(jù)緩存，當(dāng)?shù)谒男盘?hào)路徑連通時(shí)，所述處理器系統(tǒng)處于程序擴(kuò)展模式，其中在處理器與程序存儲(chǔ)器之間自動(dòng)進(jìn)行數(shù)據(jù)緩存。11.根據(jù)權(quán)利要求6所述的處理器系統(tǒng)，還包括: 連接在處理器與接口控制器之間的第一控制寄存器， 所述第一控制寄存器提供附加的第一寄存器控制模式，其中，處理器對(duì)程序存儲(chǔ)器進(jìn)行讀、寫(xiě)和擦除操作中的至少一種操作。12.根據(jù)權(quán)利要求11所述的處理器系統(tǒng)，其中，接口控制器可編程復(fù)用。13.根據(jù)權(quán)利要求11所述的處理器系統(tǒng)，還包括: 連接在處理器和嵌入式存儲(chǔ)器之間的第二控制寄存器； 所述第二控制寄存器提供附加的第二寄存器控制模式，其中，處理器對(duì)嵌入式存儲(chǔ)器進(jìn)行讀、寫(xiě)和擦除操作中的至少一種操作。14.根據(jù)權(quán)利要求13所述的處理器系統(tǒng)，還包括內(nèi)存，所述內(nèi)存連接在處理器和外設(shè)設(shè)備之間，用于存儲(chǔ)從外設(shè)設(shè)備讀取的數(shù)據(jù)，其中，在第一寄存器控制模式中，處理器讀取內(nèi)存的數(shù)據(jù)，并且經(jīng)由第一控制寄存器和接口控制器寫(xiě)入程序存儲(chǔ)器；在第二寄存器控制模式中，處理器讀取內(nèi)存的數(shù)據(jù)，并且經(jīng)由第二控制寄存器寫(xiě)入嵌入式存儲(chǔ)器。15.根據(jù)權(quán)利要求14所述的處理器系統(tǒng)，其中內(nèi)存的數(shù)據(jù)是升級(jí)文件的至少一部分。16.根據(jù)權(quán)利要求14所述的處理器系統(tǒng)，其中高速緩沖存儲(chǔ)器具有地址鎖定功能，在預(yù)先將驅(qū)動(dòng)程序復(fù)制到高速緩沖存儲(chǔ)器中并鎖定之后，才執(zhí)行高速緩沖存儲(chǔ)器中的驅(qū)動(dòng)程序，切換接口控制器的工作模式。17.一種用于處理器系統(tǒng)的存儲(chǔ)器控制方法，包括: 將處理器的頻率與第一閾值進(jìn)行比較； 當(dāng)處理器的頻率小于第一閾值時(shí)，嵌入式存儲(chǔ)器工作于低功耗模式；以及 當(dāng)處理器的頻率大于等于第一閾值時(shí)，嵌入式存儲(chǔ)器工作于高速訪問(wèn)模式， 其中，在高速訪問(wèn)模式中，處理器經(jīng)由高速緩沖存儲(chǔ)器從嵌入式存儲(chǔ)器獲取指令和/或操作數(shù)； 在低功耗模式中，處理器直接從嵌入式存儲(chǔ)器獲取指令和/或操作數(shù)。18.根據(jù)權(quán)利要求17所述的方法，其中，通過(guò)第一選擇器提供控制信號(hào)的路由功能，使得嵌入式存儲(chǔ)器工作于低功耗模式和高速訪問(wèn)模式之一。19.根據(jù)權(quán)利要求18所述的方法，其中，第一選擇器包括分別與嵌入式存儲(chǔ)器、處理器和高速緩沖存儲(chǔ)器相連的第一至第三端口，并且第一選擇器根據(jù)第一選擇信號(hào)，使得在第一端口與第二端口之間的第一信號(hào)路徑、第一端口與第三端口之間的第二信號(hào)路徑連通。20.根據(jù)權(quán)利要求19所述的方法，其中， 在第一信號(hào)路徑連通時(shí)，所述嵌入式存儲(chǔ)器工作于低功耗模式， 在第二信號(hào)路徑連通時(shí)，所述嵌入式存儲(chǔ)器工作于高效訪問(wèn)模式。21.根據(jù)權(quán)利要求17所述的方法，還包括: 將應(yīng)用程序與嵌入式存儲(chǔ)器的容量進(jìn)行比較； 當(dāng)應(yīng)用程序小于嵌入式存儲(chǔ)器的容量時(shí)，處理器系統(tǒng)工作于正常工作模式；以及 當(dāng)應(yīng)用程序大于等于嵌入式存儲(chǔ)器的容量時(shí)，處理器系統(tǒng)工作于程序擴(kuò)展模式， 其中，在正常工作模式中，處理器從嵌入式存儲(chǔ)器獲取指令和/或操作數(shù)； 在程序擴(kuò)展模式中，處理器從程序存儲(chǔ)器獲取指令和/或操作數(shù)。22.根據(jù)權(quán)利要求21所述的方法，其中，通過(guò)第二選擇器提供控制信號(hào)的路由功能，使得處理器系統(tǒng)工作于正常工作模式和程序擴(kuò)展模式之一。23.根據(jù)權(quán)利要求22所述的方法，其中，所述第二選擇器包括分別與嵌入式存儲(chǔ)器、第一選擇器、接口控制器相連的第四至第六端口，并且第二選擇器根據(jù)第二選擇信號(hào)，使得第四端口與第六端口之間的第三信號(hào)路徑、或者第五端口與第六端口之間的第四信號(hào)路徑連通。24.根據(jù)權(quán)利要求23所述的方法，其中， 在第三信號(hào)路徑連通時(shí)，所述處理器系統(tǒng)處于正常工作模式， 在第四信號(hào)路徑連通時(shí)，所述處理器系統(tǒng)處于程序擴(kuò)展模式。25.根據(jù)權(quán)利要求17所述的方法，還包括， 采用第一控制寄存器對(duì)程序存儲(chǔ)器的接口控制器進(jìn)行編程復(fù)用，其中，處理器對(duì)程序存儲(chǔ)器進(jìn)行讀、寫(xiě)和擦除操作中的至少一種操作。26.根據(jù)權(quán)利要求25所述的方法，其中通過(guò)對(duì)程序存儲(chǔ)器的寫(xiě)操作來(lái)升級(jí)應(yīng)用程序。27.根據(jù)權(quán)利要求17所述的方法，還包括， 采用第二控制寄存器對(duì)嵌入式存儲(chǔ)器進(jìn)行編程復(fù)用，其中，處理器對(duì)嵌入式存儲(chǔ)器進(jìn)行讀、寫(xiě)和擦除操作中的至少一種操作。28.根據(jù)權(quán)利要求27所述的方法，其中，通過(guò)對(duì)嵌入式存儲(chǔ)器的寫(xiě)操作來(lái)升級(jí)應(yīng)用程序。
【專(zhuān)利摘要】公開(kāi)了處理器系統(tǒng)及其存儲(chǔ)器控制方法。所述處理器系統(tǒng)，包括：第一選擇器，包括第一至第三端口；分別與第一選擇器的第一至第三端口連接嵌入式存儲(chǔ)器、處理器和高速緩沖存儲(chǔ)器，所述嵌入式存儲(chǔ)器用于存儲(chǔ)應(yīng)用程序代碼，其中，所述第一選擇器提供控制信號(hào)的路由功能，使得第一端口與第二端口之間的第一信號(hào)路徑、或者第一端口與第三端口之間的第二信號(hào)路徑連通。所述處理器系統(tǒng)通過(guò)第一信號(hào)路徑和第二信號(hào)路徑的選擇，在低功耗模式和高效訪問(wèn)模式之間切換，從而兼顧處理器的運(yùn)行效率和功耗，并且降低芯片成本。
【IPC分類(lèi)】G06F1/32, G06F12/0888
【公開(kāi)號(hào)】CN105404591
【申請(qǐng)?zhí)枴緾N201510958859
【發(fā)明人】張和平, 周如愿, 徐國(guó)柱
【申請(qǐng)人】杭州士蘭微電子股份有限公司
【公開(kāi)日】2016年3月16日
【申請(qǐng)日】2015年12月18日