一種基于afdx采集記錄器的接收電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于硬件電路設(shè)計(jì)技術(shù)領(lǐng)域，尤其涉及一種基于AFDX采集記錄器的接收電路。
【背景技術(shù)】
[0002]航空電子全雙工交換式以太網(wǎng)AFDX在以太網(wǎng)的基礎(chǔ)上增加了虛擬鏈路及冗余通路的機(jī)制，提供了一個(gè)具有確定性和可靠性的網(wǎng)絡(luò)，ΑΠ)Χ高速的特點(diǎn)使得必須為AFDX總線開(kāi)發(fā)一個(gè)高速高可靠性的數(shù)據(jù)采集記錄系統(tǒng)。
[0003]AFDX數(shù)據(jù)采集記錄器實(shí)現(xiàn)對(duì)AFDX數(shù)據(jù)監(jiān)控端口輸出的AFDX數(shù)據(jù)進(jìn)行采集，對(duì)采集的每個(gè)AFDX數(shù)據(jù)幀存儲(chǔ)在采集器的記錄設(shè)備中，然而，根據(jù)不同的用戶需求，在接收到的AFDX幀中所關(guān)心的參數(shù)不同，這樣采集記錄器的接收部分的設(shè)計(jì)至關(guān)重要。

【發(fā)明內(nèi)容】

[0004]本發(fā)明目的是提供一種基于AFDX采集記錄器的接收電路，用以實(shí)現(xiàn)對(duì)存儲(chǔ)到采集記錄器中的AFDX數(shù)據(jù)進(jìn)行篩選過(guò)濾。
[0005]本發(fā)明的技術(shù)方案:
[0006]一種基于AFDX采集記錄器的數(shù)據(jù)接收電路，包括FPGA及配置電路、電源電路、AFDX接口電路、時(shí)鐘電路、復(fù)位電路和外部存儲(chǔ)器擴(kuò)展電路;其特殊之處是:所述AFD)(接口電路包括互為余度的AFDX接口 I和AFDX接口 2 ;所述AFDX接口 I包括PHYl和接口變壓器I ；所述AFDX接口 2包括PHY2和接口變壓器2;所述FPGA及配置電路包括輸入雙余度MAC端口、輸出MAC端口、過(guò)濾模塊、橋核IP;所述輸入雙余度MAC端口用于接收AFD)(接口電路的數(shù)據(jù)并進(jìn)行錯(cuò)誤檢查、完整性檢查和余度管理;所述輸出MAC端口與外部存儲(chǔ)器擴(kuò)展電路連接;所述外部存儲(chǔ)器擴(kuò)展電路包括AFD)(接口 3，所述AFD)(接口 3包括PHY3和接口變壓器3;所述外部存儲(chǔ)器擴(kuò)展電路通過(guò)AFDX接口 3連接外部擴(kuò)展的I片SRAM存儲(chǔ)器，用來(lái)進(jìn)行過(guò)濾模塊數(shù)據(jù)緩存；所述過(guò)濾模塊用于從輸入雙余度MAC端口接收的數(shù)據(jù)中，根據(jù)內(nèi)容尋址存儲(chǔ)器配置要求，過(guò)濾提取需要監(jiān)控的幀數(shù)據(jù)信息，封裝成監(jiān)控?cái)?shù)據(jù)包，緩沖到外部SRAM存儲(chǔ)器；
[0007]所述橋核IP用于向主機(jī)提交監(jiān)控?cái)?shù)據(jù)包；
[0008]所述時(shí)鐘電路，包括FPGA工作系統(tǒng)時(shí)鐘信號(hào)和AFDX的PHY芯片工作時(shí)鐘信號(hào)，所述PHY芯片工作時(shí)鐘由時(shí)鐘晶振源提供，然后經(jīng)過(guò)時(shí)鐘驅(qū)動(dòng)器分別輸送給PHYl、PHYl、PHY3;所述復(fù)位電路，采用專用復(fù)位芯片產(chǎn)生復(fù)位信號(hào)，用來(lái)進(jìn)行邏輯初始化復(fù)位。
[0009]上述電源電路，用于將外部5V電源轉(zhuǎn)換為3.3V電壓、2.5V電壓、1.2V電壓和1.8V電壓;所述3.3V電壓為整板提供工作電源，所述1.2V電壓為FPGA內(nèi)核提供工作電源，所述3.3V電壓和1.2V電壓采用同一片電源芯片轉(zhuǎn)換而來(lái);所述2.5V電壓為FPGA內(nèi)部PLL提供工作電源，所述1.8V為FPGA配置芯片提供工作電源;所述2.5V電壓和1.8V電壓由另一電源芯片分別轉(zhuǎn)換而來(lái)。
[0010]上述2.5V電壓和1.8V電壓的最大輸出電流3A。
[0011]上述外部擴(kuò)展的I片SRAM存儲(chǔ)器的空間大小為512KX16bit。
[0012]上述復(fù)位電路的上電復(fù)位時(shí)間為200ms。
[0013]本發(fā)明的優(yōu)點(diǎn):
[0014]本發(fā)明基于AFDX采集記錄器的數(shù)據(jù)接收電路，同時(shí)采集記錄2路AFDX數(shù)據(jù)，對(duì)接收到的AFDX幀進(jìn)行完整性檢測(cè)、余度管理、篩選過(guò)濾操作，對(duì)符合要求的AFDX數(shù)據(jù)幀，處理后的數(shù)據(jù)經(jīng)打包后，通過(guò)一路以太網(wǎng)口輸出保存，待飛行結(jié)束后再由地面卸載設(shè)備還原，進(jìn)行事后數(shù)據(jù)處理；同時(shí)在接收到的AFDX數(shù)據(jù)中選擇用戶關(guān)心的參數(shù)，按指定的配置表信息存儲(chǔ)到對(duì)應(yīng)地址上，供用戶提取使用。
【附圖說(shuō)明】
[0015]圖1為AFDX數(shù)據(jù)采集器接收模塊整體架構(gòu)。
【具體實(shí)施方式】
[0016]一種基于AFDX采集記錄器的接收電路，包括FPGA及配置電路、電源電路、AFD)(接口電路、時(shí)鐘電路、復(fù)位電路和外部存儲(chǔ)器擴(kuò)展電路。
[0017]FPGA及配置電路，包括MACl、MAC2和MAC3三個(gè)MAC端口、余度管理模塊、過(guò)濾模塊和橋核IP;實(shí)現(xiàn)了數(shù)據(jù)從雙余度MAC端口輸入后，通過(guò)錯(cuò)誤檢查、完整性檢查、余度管理，符合要求的數(shù)據(jù)幀通過(guò)發(fā)送模塊轉(zhuǎn)發(fā)，同時(shí)采集模塊從接收數(shù)據(jù)中根據(jù)內(nèi)容尋址存儲(chǔ)器配置要求，依據(jù)虛鏈路、端口號(hào)定位消息，再依據(jù)參數(shù)位置信息從消息中指定位置選擇參數(shù)存儲(chǔ)至參數(shù)存儲(chǔ)位置，過(guò)濾提取需要監(jiān)控的幀數(shù)據(jù)信息，封裝成監(jiān)控?cái)?shù)據(jù)包，緩沖到外部SRAM存儲(chǔ)器，當(dāng)主機(jī)端接收準(zhǔn)備好，將接監(jiān)控?cái)?shù)據(jù)包通過(guò)橋核IP提交給主機(jī)，完成監(jiān)控信息的采集和記錄。
[0018]電源電路，AFDX數(shù)據(jù)接收模塊通過(guò)接口外部供電5V，本板將5V電源轉(zhuǎn)換為3.3V、
2.5V、1.2V和1.8V，其中3.3V為整板主要工作電源，1.2V為FPGA內(nèi)核工作電源，2.5V為FPGA內(nèi)部PLL供電電源，1.8V為FPGA配置芯片用電。3.3V和1.2V電源采用電源芯片(I)由5V輸入轉(zhuǎn)換而來(lái)。2.5V和1.8V各由I片電源芯片(2)轉(zhuǎn)換而來(lái)，最大輸出電流3A。
[0019]AFD)(接口電路，包括2路AFD)(接口，其中AFD)(接口 I和AFDX接口 2互為余度，Ai7D)(接口 3連接存儲(chǔ)設(shè)備，并且3路AFDX接口分別有自己獨(dú)立的PHY和接口變壓器。
[0020]時(shí)鐘電路，包括2路時(shí)鐘信號(hào)，即FPGA工作系統(tǒng)時(shí)鐘和AFDX的PHY芯片工作時(shí)鐘，其中PHY時(shí)鐘是通過(guò)一個(gè)時(shí)鐘晶振源提供，然后經(jīng)過(guò)時(shí)鐘驅(qū)動(dòng)器分別輸送給3路PHY芯片。
[0021]復(fù)位電路，用來(lái)進(jìn)行邏輯初始化復(fù)位，采用專用復(fù)位芯片產(chǎn)生復(fù)位信號(hào)，上電復(fù)位時(shí)間為200ms。
[0022]外部存儲(chǔ)器擴(kuò)展電路，外部擴(kuò)展I片SRAM存儲(chǔ)器，用來(lái)進(jìn)行過(guò)濾模塊數(shù)據(jù)緩存，空間大小為512KX16bit。
[0023]本發(fā)明工作過(guò)程及原理:
[0024]本發(fā)明基于AFDX采集記錄器的數(shù)據(jù)接收電路，AFDXl和AFDX2數(shù)據(jù)接口為輸入信號(hào)，為兩路余度的數(shù)據(jù)輸入，供AFDX數(shù)據(jù)接收模塊進(jìn)行完整性校驗(yàn)和余度管理;兩路輸入經(jīng)過(guò)分別經(jīng)過(guò)變壓器、經(jīng)過(guò)PHY芯片進(jìn)入到FPGA內(nèi)部的MAC，其中PHY芯片的時(shí)鐘是由時(shí)鐘模塊經(jīng)時(shí)鐘驅(qū)動(dòng)器提供，F(xiàn)PGA模塊對(duì)接收到的AFDX幀進(jìn)行完整性檢測(cè)、余度管理，并根據(jù)事先設(shè)定的過(guò)濾條件對(duì)接收到的AFDX幀進(jìn)行篩選過(guò)濾，符合要求的AFDX幀，將被逐幀附加AFDX幀到達(dá)時(shí)刻的時(shí)間標(biāo)記等信息，處理后的數(shù)據(jù)經(jīng)打包后，將經(jīng)過(guò)余度管理后的AFDX數(shù)據(jù)幀從AFDX3接口輸出，其中AFDX3為輸出信號(hào)，待飛行結(jié)束后再由地面卸載設(shè)備還原，進(jìn)行事后數(shù)據(jù)處理；同時(shí)在接收到的AFDX數(shù)據(jù)中選擇用戶關(guān)心的參數(shù)，按指定的配置表信息存儲(chǔ)到對(duì)應(yīng)地址上，供用戶提取使用。
【主權(quán)項(xiàng)】
1.一種基于AFDX采集記錄器的數(shù)據(jù)接收電路，包括FPGA及配置電路、電源電路、AFD對(duì)妾口電路、時(shí)鐘電路、復(fù)位電路和外部存儲(chǔ)器擴(kuò)展電路； 其特征在于: 所述AFDX接口電路包括互為余度的AFD)(接口 I和AFDX接口 2;所述AFD)(接口 I包括PHYl和接口變壓器I;所述AFDX接口 2包括PHY2和接口變壓器2; 所述FPGA及配置電路包括輸入雙余度MAC端口、輸出MAC端口、過(guò)濾模塊、橋核IP; 所述輸入雙余度MAC端口用于接收AFD)(接口電路的數(shù)據(jù)并進(jìn)行錯(cuò)誤檢查、完整性檢查和余度管理； 所述輸出MAC端口與外部存儲(chǔ)器擴(kuò)展電路連接； 所述外部存儲(chǔ)器擴(kuò)展電路包括AFD對(duì)妾口 3，所述AFD)(接口 3包括PHY3和接口變壓器3 ；所述外部存儲(chǔ)器擴(kuò)展電路通過(guò)AFD)(接口 3連接外部擴(kuò)展的I片SRAM存儲(chǔ)器，用來(lái)進(jìn)行過(guò)濾模塊數(shù)據(jù)緩存； 所述過(guò)濾模塊用于從輸入雙余度MAC端口接收的數(shù)據(jù)中，根據(jù)內(nèi)容尋址存儲(chǔ)器配置要求，過(guò)濾提取需要監(jiān)控的幀數(shù)據(jù)信息，封裝成監(jiān)控?cái)?shù)據(jù)包，緩沖到外部SRAM存儲(chǔ)器； 所述橋核IP用于向主機(jī)提交監(jiān)控?cái)?shù)據(jù)包； 所述時(shí)鐘電路，包括FPGA工作系統(tǒng)時(shí)鐘信號(hào)和AFDX的PHY芯片工作時(shí)鐘信號(hào)，所述PHY芯片工作時(shí)鐘由時(shí)鐘晶振源提供，然后經(jīng)過(guò)時(shí)鐘驅(qū)動(dòng)器分別輸送給PHYl ,PHYl、PHY3; 所述復(fù)位電路，采用專用復(fù)位芯片產(chǎn)生復(fù)位信號(hào)，用來(lái)進(jìn)行邏輯初始化復(fù)位。2.根據(jù)權(quán)利要求1所述基于AFDX采集記錄器的數(shù)據(jù)接收電路，其特征在于: 所述電源電路，用于將外部5V電源轉(zhuǎn)換為3.3V電壓、2.5V電壓、1.2V電壓和1.8V電壓；所述3.3V電壓為整板提供工作電源，所述1.2V電壓為FPGA內(nèi)核提供工作電源，所述3.3V電壓和1.2V電壓采用同一片電源芯片轉(zhuǎn)換而來(lái);所述2.5V電壓為FPGA內(nèi)部PLL提供工作電源，所述I.8V為FPGA配置芯片提供工作電源;所述2.5V電壓和1.8V電壓由另一電源芯片分別轉(zhuǎn)換而來(lái)。3.根據(jù)權(quán)利要求2所述基于AFDX采集記錄器的數(shù)據(jù)接收電路，其特征在于:所述2.5V電壓和1.8V電壓的最大輸出電流3A。4.根據(jù)權(quán)利要求3所述基于AFDX采集記錄器的數(shù)據(jù)接收電路，其特征在于:所述外部擴(kuò)展的I片SRAM存儲(chǔ)器的空間大小為512KX16bit。5.根據(jù)權(quán)利要求4所述基于AFDX采集記錄器的數(shù)據(jù)接收電路，其特征在于:所述復(fù)位電路的上電復(fù)位時(shí)間為200ms。
【專利摘要】本發(fā)明涉及一種基于AFDX采集記錄器的接收電路，包括FPGA及配置電路、電源電路、AFDX接口電路、時(shí)鐘電路、復(fù)位電路和外部存儲(chǔ)器擴(kuò)展電路。本發(fā)明接收電路，同時(shí)采集記錄2路AFDX數(shù)據(jù)，對(duì)接收到的AFDX幀進(jìn)行完整性檢測(cè)、余度管理、篩選過(guò)濾操作，對(duì)符合要求的AFDX數(shù)據(jù)幀，處理后的數(shù)據(jù)經(jīng)打包后，通過(guò)一路以太網(wǎng)口輸出保存，待飛行結(jié)束后再由地面卸載設(shè)備還原，進(jìn)行事后數(shù)據(jù)處理；同時(shí)在接收到的AFDX數(shù)據(jù)中選擇用戶關(guān)心的參數(shù)，按指定的配置表信息存儲(chǔ)到對(duì)應(yīng)地址上，供用戶提取使用。
【IPC分類】G06F13/38, G06F13/40
【公開(kāi)號(hào)】CN105550136
【申請(qǐng)?zhí)枴緾N201510931309
【發(fā)明人】夏大鵬, 田澤, 姜麗云, 馬寧
【申請(qǐng)人】中國(guó)航空工業(yè)集團(tuán)公司西安航空計(jì)算技術(shù)研究所
【公開(kāi)日】2016年5月4日
【申請(qǐng)日】2015年12月12日