專利名稱：一種基于FPGA的高可靠Link接收電路的制作方法
技術(shù)領(lǐng)域：
本實用新型屬于基于現(xiàn)場可編程門陣列(FPGA)設(shè)計技術(shù)領(lǐng)域，具體涉及一種基于FPGA的高可靠Link接收電路。
背景技術(shù)：
Link是一種高速串行接口，是AD公司TigerSharc系列數(shù)字信號處理器(DSP)上集成的硬件通信電路，主要用于多DSP間互連通信。Link通信采用LVDS (低壓差分)信號，物理層為純數(shù)據(jù)傳輸，無傳輸控制或錯誤控制協(xié)議。典型的Link接口的時鐘和數(shù)據(jù)信號如附圖1所示，Link數(shù)據(jù)總線寬度為4位，數(shù)據(jù)按幀傳輸，128位一幀，數(shù)據(jù)基準時鐘上下沿有效。其他Link接口的主要特點和具體細節(jié)可參見相關(guān)的技術(shù)手冊。隨著TigerSharc系列DSP被廣泛應(yīng)用于各種高性能嵌入式計算機系統(tǒng)設(shè)計中，Link接口也不再局限于DSP互連，還應(yīng)用在DSP與FPGA之間的通信上。為實現(xiàn)DSP與FPGA的Link通信，F(xiàn)PGA內(nèi)部要根據(jù)Link信號特點設(shè)計出相應(yīng)的Link接口電路，傳統(tǒng)的基于FPGA設(shè)計實現(xiàn)的Link接收電路如附圖2所示。該電路的工作原理為:接收端持續(xù)監(jiān)聽Link時鐘，有傳輸信號時根據(jù)Link時鐘信號對Link總線數(shù)據(jù)進行上下沿采樣，上下沿采樣數(shù)據(jù)分別存入兩個雙口 RAM中，完成一幀128位數(shù)據(jù)采樣后，從兩個雙口 RAM中將數(shù)據(jù)讀出，按照上沿和下沿，低地址到高地址的順序?qū)?shù)據(jù)拼接為128位，保存入FIFO。由于Link接口沒有傳輸控制，所以Link總線上的有效信號會觸發(fā)接收電路；另夕卜，Link物理層通信采用的是LVDS信號，該信號的低壓高頻的特點很容易受到干擾，特別是在一些高溫、振動和復(fù)雜電磁環(huán)境下。這些特點使得傳統(tǒng)設(shè)計實現(xiàn)FPGA的Link接口在可靠性方面存在不足，如果Link總線上受到干擾，特別是Link時鐘信號受到干擾產(chǎn)生脈沖時，接收電路也會誤認為有了數(shù)據(jù)而產(chǎn)生錯誤的采樣，產(chǎn)生干擾數(shù)據(jù)，數(shù)據(jù)會一直駐存在Link接口的雙口 RAM中，直到后續(xù)接收到正確的數(shù)據(jù)總共達到128位時，干擾數(shù)據(jù)會連同正確數(shù)據(jù)一同轉(zhuǎn)存入FIFO，造成接收數(shù)據(jù)錯誤。通常Link總線上的干擾信號是孤立的，低概率的單脈沖出現(xiàn)，一般情況下影響較小，但在很多對可靠性要求極為嚴格的場合，如軍事工業(yè)領(lǐng)域，抗干擾能力不足的Link接口是無法滿足武器裝備系統(tǒng)的高可靠要求的，需要設(shè)計實現(xiàn)一種基于FPGA的高可靠Link接收電路。綜上所述，現(xiàn)有基于FPGA的接收電路對外界干擾和突發(fā)電平不能進行有效控制，無法滿足高可靠性要求。

實用新型內(nèi)容本實用新型需要解決的技術(shù)問題為:現(xiàn)有技術(shù)中的基于FPGA的接收電路，受到外界干擾和突發(fā)電平對Link接收的影響，無法實現(xiàn)DSP與FPGA之間的高可靠Link通信。本實用新型的技術(shù)方案如下所述:一種基于FPGA的高可靠Link接收電路，包括Link接收電路，還包括計時復(fù)位控制電路，計時復(fù)位控制電路通過對輸入的Link時鐘總線狀態(tài)進行監(jiān)控和計時，輸出復(fù)位信號對Link接口進行復(fù)位。所述Link接收電路包括兩個基于時鐘電平觸發(fā)的4位雙口 RAM、一個8位輸A -128位輸出的移位寄存器、一個128位輸入-128位輸出的FIFO接口、以及對上述雙口RAM、移位寄存器、FIFO接口進行讀寫控制的輔助邏輯電路；其中，Link時鐘信號的上升沿和下降沿分別觸發(fā)兩個4位雙口 RAM，對4位Link總線的數(shù)據(jù)進行采樣，每一個Link時鐘信號的上升沿和下降沿采樣值為4位，分別存入兩個4位雙口 RAM;輔助邏輯電路從兩個4位雙口 RAM的輸出端依次讀取數(shù)據(jù)，拼接來自兩個4位雙口 RAM的4位數(shù)據(jù)，組成一個8位數(shù)據(jù)，并將所述8位數(shù)據(jù)存入移位寄存器中；每幀Link數(shù)據(jù)為128位，輔助邏輯電路將128位數(shù)據(jù)從4位雙口 RAM完全讀出并存入移位寄存器后，輔助邏輯電路在從移位寄存器將128位數(shù)據(jù)讀出，整體寫入FIFO。所述計時復(fù)位控制電路包括一個時鐘濾波控制電路、一個16位計數(shù)器和一個16位比較邏輯電路；其中，Link時鐘信號輸送至?xí)r鐘濾波控制電路，時鐘濾波控制電路將每個連續(xù)的Link時鐘信號濾波為一個高電平信號；所述高電平信號輸出至16位計數(shù)器，作為計數(shù)器的使能和復(fù)位信號，復(fù)位計數(shù)器計數(shù)值為0后再啟動計數(shù)器開始計數(shù)；計數(shù)器輸出16位計數(shù)值，在與計數(shù)器相連接的比較邏輯電路中與設(shè)定的閾值進行比較:當(dāng)16位計數(shù)值沒有超過設(shè)定閾值，計數(shù)器連續(xù)自增計數(shù)；當(dāng)16位計數(shù)值計數(shù)值超過設(shè)定閾值，16位比較邏輯電路輸出高電平復(fù)位信號；所述高電平復(fù)位信號輸出至Link接收電路的兩個4位雙口 RAM，對兩個4位雙口 RAM進行復(fù)位和清零操作；同時，高電平復(fù)位信號輸出至?xí)r鐘濾波控制電路，使時鐘濾波控制電路產(chǎn)生對計數(shù)器的復(fù)位信號，拉低計數(shù)器的使能信號，停止計數(shù)。本實用新型的有益效果為:本實用新型的基于FPGA的高可靠Link接收電路能夠有效排除干擾信號對Link接收電路的影響，顯著提高基于FPGA的Link接收電路的可靠性。

圖1是典型的Link數(shù)據(jù)傳輸?shù)男盘?；圖2是傳統(tǒng)的基于FPGA設(shè)計實現(xiàn)的Link接收電路；圖3是本實用新型的基于FPGA的高可靠Link接收電路。
具體實施方式
以下結(jié)合附圖和實施例對本實用新型的基于FPGA的高可靠Link接收電路進行詳細說明。本實用新型的一種基于FPGA的高可靠Link接收電路包括Link接收電路和計時復(fù)位控制電路。如圖3所示，為降低干擾對Link接收電路的影響，在傳統(tǒng)Link接收電路的基礎(chǔ)上，增加計時復(fù)位控制電路，通過對輸入的Link時鐘總線狀態(tài)進行監(jiān)控和計時分析，根據(jù)條件輸出復(fù)位信號，能夠?qū)ink接口的雙口 RAM和FIFO進行復(fù)位。所述基于FPGA的高可靠Link接收電路包括兩個基于時鐘電平觸發(fā)的4位雙口RAM、一個8位輸入-128位輸出的移位寄存器、一個128位輸入-128位輸出的FIFO接口、以及對上述雙口 RAM、移位寄存器、FIFO接口進行讀寫控制的輔助邏輯電路。其中，Link時鐘信號的上升沿和下降沿分別觸發(fā)兩個4位雙口 RAM，對4位Link總線的數(shù)據(jù)進行采樣，每一個Link時鐘信號的上升沿和下降沿采樣值為4位，分別存入兩個4位雙口 RAM ;輔助邏輯電路從兩個4位雙口 RAM的輸出端依次讀取數(shù)據(jù),拼接來自兩個4位雙口 RAM的4位數(shù)據(jù)，組成一個8位數(shù)據(jù)，并將所述8位數(shù)據(jù)存入移位寄存器中；每幀Link數(shù)據(jù)為128位，輔助邏輯電路將128位數(shù)據(jù)從4位雙口 RAM完全讀出并存入移位寄存器后，輔助邏輯電路在從移位寄存器將128位數(shù)據(jù)讀出，整體寫入FIFO。所述計時復(fù)位控制電路包括一個時鐘濾波控制電路、一個16位計數(shù)器和一個16位比較邏輯電路。其中，Link時鐘信號輸送至?xí)r鐘濾波控制電路，時鐘濾波控制電路將每個連續(xù)的Link時鐘信號濾波為一個高電平信號；所述高電平信號輸出至16位計數(shù)器，作為計數(shù)器的使能和復(fù)位信號，復(fù)位計數(shù)器計數(shù)值為0后再啟動計數(shù)器開始計數(shù)；計數(shù)器輸出16位計數(shù)值，在與計數(shù)器相連接的比較邏輯電路中與設(shè)定的閾值進行比較:當(dāng)16位計數(shù)值沒有超過設(shè)定閾值，計數(shù)器連續(xù)自增計數(shù)；當(dāng)16位計數(shù)值計數(shù)值超過設(shè)定閾值，16位比較邏輯電路輸出高電平復(fù)位信號；所述高電平復(fù)位信號輸出至Link接收電路的兩個4位雙口RAM，對兩個4位雙口 RAM進行復(fù)位和清零操作；同時，高電平復(fù)位信號輸出至?xí)r鐘濾波控制電路，使時鐘濾波控制電路產(chǎn)生對計數(shù)器的復(fù)位信號，拉低計數(shù)器的使能信號，停止計數(shù)。本領(lǐng)域的技術(shù)人員可以對本實用新型進行各種改動和變型而不脫離本實用新型的精神和范圍(例如基于FPGA實現(xiàn)針對其他高速串行接口的高可靠設(shè)計，包括LVDS、RapidIO等)。倘若這些修改和變型屬于本實用新型權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本實用新型也意圖包含這些改動和變型在內(nèi)。
權(quán)利要求1.一種基于FPGA的高可靠Link接收電路，包括Link接收電路，其特征在于:還包括計時復(fù)位控制電路，計時復(fù)位控制電路通過對輸入的Link時鐘總線狀態(tài)進行監(jiān)控和計時，輸出復(fù)位信號對Link接口進行復(fù)位。
2.根據(jù)權(quán)利要求1所述的基于FPGA的高可靠Link接收電路，其特征在于:所述Link接收電路包括兩個基于時鐘電平觸發(fā)的4位雙口 RAM、一個8位輸入-128位輸出的移位寄存器、一個128位輸入-128位輸出的FIFO接口、以及對上述雙口 RAM、移位寄存器、FIFO接口進行讀寫控制的輔助邏輯電路； 其中，Link時鐘信號的上升沿和下降沿分別觸發(fā)兩個4位雙口 RAM，對4位Link總線的數(shù)據(jù)進行采樣，每一個Link時鐘信號的上升沿和下降沿采樣值為4位，分別存入兩個4位雙口 RAM ;輔助邏輯電路從兩個4位雙口 RAM的輸出端依次讀取數(shù)據(jù)，拼接來自兩個4位雙口 RAM的4位數(shù)據(jù)，組成一個8位數(shù)據(jù)，并將所述8位數(shù)據(jù)存入移位寄存器中；每幀Link數(shù)據(jù)為128位，輔助邏輯電路將128位數(shù)據(jù)從4位雙口 RAM完全讀出并存入移位寄存器后，輔助邏輯電路在從移位寄存器將128位數(shù)據(jù)讀出，整體寫入FIFO。
3.根據(jù)權(quán)利要求2所述的基于FPGA的高可靠Link接收電路，其特征在于:所述計時復(fù)位控制電路包括一個時鐘濾波控制電路、一個16位計數(shù)器和一個16位比較邏輯電路； 其中，Link時鐘信號輸送至?xí)r鐘濾波控制電路，時鐘濾波控制電路將每個連續(xù)的Link時鐘信號濾波為一個高電平信號；所述高電平信號輸出至16位計數(shù)器，作為計數(shù)器的使能和復(fù)位信號，復(fù)位計數(shù)器計數(shù)值為0后再啟動計數(shù)器開始計數(shù)；計數(shù)器輸出16位計數(shù)值，在與計數(shù)器相連接的比較邏輯電路中與設(shè)定的閾值進行比較:當(dāng)16位計數(shù)值沒有超過設(shè)定閾值，計數(shù)器連續(xù)自增計數(shù)；當(dāng)16位計數(shù)值計數(shù)值超過設(shè)定閾值，16位比較邏輯電路輸出高電平復(fù)位信號；所述高電平復(fù)位信號輸出至Link接收電路的兩個4位雙口 RAM，對兩個4位雙口 RAM進行復(fù)位和清零操作；同時，高電平復(fù)位信號輸出至?xí)r鐘濾波控制電路，使時鐘濾波控制電路產(chǎn)生對計數(shù)器的復(fù)位信號，拉低計數(shù)器的使能信號，停止計數(shù)。
專利摘要本實用新型屬于基于現(xiàn)場可編程門陣列(FPGA)設(shè)計技術(shù)領(lǐng)域，具體涉及一種基于FPGA的高可靠Link接收電路。本實用新型的接收電路包括Link接收電路和計時復(fù)位控制電路，計時復(fù)位控制電路通過對輸入的Link時鐘總線狀態(tài)進行監(jiān)控和計時，輸出復(fù)位信號對Link接口進行復(fù)位。本實用新型解決了現(xiàn)有技術(shù)中基于FPGA的接收電路無法實現(xiàn)DSP與FPGA之間高可靠Link通信的技術(shù)問題；能夠有效排除干擾信號對Link接收電路的影響，顯著提高基于FPGA的Link接收電路的可靠性。
文檔編號H04L1/00GK202949450SQ20122062526
公開日2013年5月22日 申請日期2012年11月23日 優(yōu)先權(quán)日2012年11月23日
發(fā)明者王可, 曾永紅, 陳茜 申請人:中國航天科工集團第三研究院第八三五七研究所