用于在集成電路設(shè)備中處理數(shù)據(jù)的電路的制作方法
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明大體涉及集成電路設(shè)備，并且具體涉及用于在集成電路設(shè)備中處理數(shù)據(jù)的電路和方法。
【背景技術(shù)】
[0002]數(shù)據(jù)傳輸是許多集成電路設(shè)備以及具有集成電路設(shè)備的系統(tǒng)的重要部分。通常通過(guò)集成電路設(shè)備經(jīng)由輸入/輸出端口來(lái)傳輸數(shù)據(jù)。數(shù)據(jù)可以不同的格式并根據(jù)多種數(shù)據(jù)通信協(xié)議在系統(tǒng)中傳輸。然而，與時(shí)鐘信號(hào)或數(shù)據(jù)信號(hào)相關(guān)聯(lián)的偏斜可顯著地影響數(shù)據(jù)的傳輸。
[0003]當(dāng)把數(shù)據(jù)鎖存在電路內(nèi)時(shí)，需要確保電路的保持時(shí)間足夠用于捕獲正確的數(shù)據(jù)。確保諸如可編程邏輯設(shè)備(PLD)的一些集成電路中的充足的保持時(shí)間可具有挑戰(zhàn)性。也就是說(shuō)，跨越不同時(shí)鐘區(qū)域的非理想時(shí)鐘樹(shù)布置導(dǎo)致顯著的偏斜，從而需要根據(jù)用戶設(shè)計(jì)中寄存器的位置來(lái)改變信號(hào)的延遲。
[0004]用于解決信號(hào)的延遲的常規(guī)解決方案包括添加緩沖器，例如，其可在查找表(LUT)中實(shí)施。然而，附加LUT增大功率和路由成本，其中高度擁塞的設(shè)計(jì)中的路由成本甚至更高昂。另一個(gè)解決方案包括任選延遲元件的實(shí)施。然而，任選延遲元件增加附加硅和靜態(tài)功率成本，即使未使用延遲。
[0005]因此，提供用于處理集成電路中的數(shù)據(jù)的更有效電路是有益的。

【發(fā)明內(nèi)容】

[0006]描述了一種用于在集成電路設(shè)備中處理數(shù)據(jù)的電路。所述電路包括:選擇電路；第一寄存器，其耦合到所述選擇電路的第一輸出端；第二寄存器，其被實(shí)施為鎖存器并耦合到所述選擇電路的第二輸出端；以及信號(hào)線，其在所述第一寄存器的所述輸出端與所述選擇電路的輸入端之間耦合。所述選擇電路實(shí)現(xiàn)所述第一寄存器的輸出信號(hào)到所述第二寄存器的輸入端的親合。
[0007]用于在集成電路設(shè)備中處理數(shù)據(jù)的另一個(gè)電路包括多個(gè)可配置邏輯元件。每個(gè)可配置邏輯元件包括:查找表；選擇電路，其耦合到所述查找表的輸出端；第一寄存器，其耦合到所述選擇電路的第一輸出端；以及第二寄存器，其被實(shí)施為鎖存器并耦合到所述選擇電路的第二輸出端。所述選擇電路實(shí)現(xiàn)所述第一寄存器的輸出端到所述第二寄存器的輸入端的所述耦合。所述電路還包括可編程互連元件，所述可編程互連元件可經(jīng)配置以將所述多個(gè)可配置邏輯元件中的第一可配置邏輯元件的輸出端耦合到所述多個(gè)可配置邏輯元件中的第二可配置邏輯元件的輸入端。
[0008]還描述了在集成電路設(shè)備中處理數(shù)據(jù)的方法。所述方法包括:提供選擇電路，所述選擇電路具有多個(gè)輸入端和至少一個(gè)輸出端；將第一寄存器的輸出路由到所述選擇電路的輸入端；將第二寄存器實(shí)施為鎖存器；以及將所述選擇電路的所述至少一個(gè)輸出端耦合到所述第二寄存器的輸入端。
【附圖說(shuō)明】
[0009]圖1為具有可編程資源的集成電路的框圖；
[0010]圖2為示出圖1的可編程資源的一部分的框圖；
[0011]圖3為示出2的可編程資源的兩個(gè)可配置邏輯元件的連接的電路圖；
[0012]圖4為與圖3的電路的操作關(guān)聯(lián)的時(shí)序圖；
[0013]圖5為諸如圖3的CLE 302和304的可配置邏輯元件的電路圖；
[0014]圖6為圖5的多路復(fù)用器502的框圖；
[0015]圖7為具有可實(shí)施圖1至圖6電路中的任一個(gè)的可編程資源的設(shè)備的框圖；
[0016]圖8為圖7的設(shè)備的可配置邏輯元件的框圖；
[0017]圖9為具有可控制延遲的互連電路的框圖，所述可控制延遲可耦合到圖8的設(shè)備的可配置邏輯元件的輸入；
[0018]圖10為用于對(duì)具有可編程資源的設(shè)備進(jìn)行編程的系統(tǒng)的框圖；
[0019]圖11為示出在集成電路設(shè)備中處理數(shù)據(jù)的方法的流程圖；以及
[0020]圖12為示出在集成電路設(shè)備中處理數(shù)據(jù)的方法的另一個(gè)流程圖。
[0021 ]考慮到以下詳細(xì)描述和權(quán)利要求，將認(rèn)識(shí)到其它特征。
【具體實(shí)施方式】
[0022]盡管本說(shuō)明書(shū)包括定義被視為新穎的本發(fā)明的一或多個(gè)具體實(shí)施的特征的權(quán)利要求，但相信結(jié)合附圖考慮說(shuō)明書(shū)，將更好地理解電路和方法。盡管公開(kāi)了各種電路和方法，應(yīng)當(dāng)理解所述電路和方法僅僅為創(chuàng)造性布置的示例，這些示例可以不同的形式實(shí)施。因此，在本說(shuō)明書(shū)內(nèi)公開(kāi)的具體結(jié)構(gòu)和功能細(xì)節(jié)不應(yīng)理解為限制性，而僅僅作為用于權(quán)利要求的基礎(chǔ)并且作為用來(lái)教導(dǎo)本領(lǐng)域技術(shù)人員以實(shí)際上任何適合的具體結(jié)構(gòu)來(lái)不同地采用本發(fā)明的表示基礎(chǔ)。進(jìn)一步地，本文所使用的術(shù)語(yǔ)和短語(yǔ)并非旨在限制，而是提供電路和方法的可理解描述。
[0023]下面闡述的電路和方法提供用于處理數(shù)據(jù)的改善的電路，并且可被實(shí)施為集成電路的可重復(fù)電路塊，所述可重復(fù)電路選擇性地通過(guò)可編程互連元件連接。所述電路還可以是可編程的以實(shí)現(xiàn)不同的操作，諸如用于將數(shù)據(jù)注冊(cè)為鎖存器或觸發(fā)器的常規(guī)操作、或者操作如鎖定鎖存器解除集成電路的兩個(gè)寄存器之間的保持約束。更具體地，所述電路可被實(shí)施為集成電路的可配置邏輯元件(CLE)的增強(qiáng)，以實(shí)現(xiàn)低成本的鎖定鎖存器實(shí)施。盡管可在任何類型的集成電路中實(shí)施所述電路和方法，但增強(qiáng)的可配置邏輯元件的使用可找到在諸如現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的可編程邏輯設(shè)備(PLD)中的特定應(yīng)用，如下面更詳細(xì)地描述。
[0024]根據(jù)下面所描述的各種實(shí)施，提供了一種不具有附加路由成本的低功率解決方案，其用于解除從第一寄存器到第二寄存器的保持約束。也就是說(shuō)，通過(guò)鎖存所述第一寄存器的所述輸出端解除所述保持約束，諸如在負(fù)電平觸發(fā)的鎖存器上。這種布置實(shí)現(xiàn)從所述第一寄存器到所述鎖存器的最小保持用延遲約束，這是因?yàn)槠湮挥谂c耦合到所述第一寄存器的所述時(shí)鐘相同的時(shí)鐘沿上?？墒褂梅聪嗥鱽?lái)實(shí)施負(fù)沿觸發(fā)的鎖存器，其中時(shí)鐘信號(hào)可耦合到鎖存器，或者由反相器生成的反相時(shí)鐘信號(hào)可以選擇性地耦合到鎖存器的時(shí)鐘輸入。
[0025]可在具有可配置資源諸如可配置邏輯元件的電路中實(shí)施用于在集成電路設(shè)備中處理數(shù)據(jù)的電路，所述可配置資源可以在圖案中實(shí)施并且通過(guò)可編程互連元件進(jìn)行連接。所述電路:可包括選擇電路；第一寄存器，其耦合到所述選擇電路的第一輸出端；第二寄存器，其被實(shí)施為鎖存器且耦合到所述選擇電路的第二輸出端，以及信號(hào)線，其在所述第一寄存器的所述輸出端和所述選擇電路的輸入端之間耦合；其中所述選擇電路實(shí)現(xiàn)所述第一寄存器的輸出信號(hào)到所述第二寄存器的輸入端的所述耦合。所述選擇電路可用于實(shí)現(xiàn)所述第二寄存器的輸出端到所述第一寄存器的輸入端的耦合。所述電路可進(jìn)一步包括經(jīng)耦合以接收時(shí)鐘信號(hào)的第一反相器，其中所述時(shí)鐘信號(hào)耦合到所述第一寄存器的輸入端并且所述第一反相器的輸出親合到所述第二寄存器的時(shí)鐘輸入端。
[0026]首先轉(zhuǎn)向圖1，其為具有可編程資源的集成電路設(shè)備100的框圖。具體地，輸入/輸出(I/O)端口 102耦合到控制電路104，所述控制電路104控制具有配置存儲(chǔ)器108的可編程資源106?？赏ㄟ^(guò)配置控制器110將下面參考圖7至圖10更詳細(xì)描述的配置數(shù)據(jù)提供到所述配置存儲(chǔ)器108。所述可編程資源還包括可配置邏輯元件(CLE)109。單獨(dú)的存儲(chǔ)器112，例如，其可為非易失性存儲(chǔ)器，可耦合到所述控制電路104和所述可編程資源106。另一個(gè)電路114可耦合到所述控制電路104和所述存儲(chǔ)器112，并且可通過(guò)I/O端口 116傳輸在所述集成電路設(shè)備之外的信號(hào)。其它I/O端口可耦合到所述集成電路設(shè)備的電路，諸如耦合到所述控制電路104的I/O端口 118，如圖所示。被實(shí)施為鎖定鎖存器的電路布置可在所述可編程資源106中實(shí)施，諸如在一或多個(gè)CLE 109中。也就是說(shuō)，實(shí)施鎖定鎖存器所需的寄存器和鎖存器可在單個(gè)CLE中實(shí)施，以便當(dāng)將數(shù)據(jù)從CLE路由到另一個(gè)CLE時(shí)提供改善的時(shí)序，如下面更詳細(xì)地描述。
[0027]現(xiàn)轉(zhuǎn)向圖2，框圖示出圖1的可編程資源106的一部分，并且更具體地示出可選擇性地使用可編程互連元件耦合的多個(gè)CLE。圖2的所述可編程資源包括可布置在列202中的CLE 109，如圖所示。將參考圖5和圖8更詳細(xì)地示出并描述CLE的示例。還提供了實(shí)現(xiàn)時(shí)鐘信號(hào)到所述各種CLE的路由的時(shí)鐘元件。例如，所述時(shí)鐘元件可包括時(shí)鐘樹(shù)，所述時(shí)鐘樹(shù)具有時(shí)鐘列206和具有多個(gè)水平時(shí)鐘(HCLK)路由塊210的水平時(shí)鐘行208。還示出了第二水平時(shí)鐘行212。時(shí)鐘元件實(shí)現(xiàn)了通過(guò)CLE的寄存器對(duì)數(shù)據(jù)進(jìn)行鎖存。示出了用于在兩個(gè)CLE之間路由時(shí)鐘信號(hào)的數(shù)據(jù)路徑214。如下面進(jìn)一步詳細(xì)描述的，通過(guò)各種路徑諸如路徑214對(duì)電路進(jìn)行路由，以滿足適當(dāng)?shù)臅r(shí)序要求。如果未滿足所述時(shí)序要求或者為了在某些CLE之間提供最優(yōu)路徑，則可對(duì)電路進(jìn)行重新路由。
[0028]現(xiàn)轉(zhuǎn)向圖3，電路圖示出可編程資源的兩個(gè)可配置邏輯元件(諸如可編程資源106的CLE 109)的連接。具體地