專利名稱：用于控制存儲(chǔ)系統(tǒng)中的積極終端電阻的裝置及其方法
技術(shù)領(lǐng)域：
本發(fā)明大體涉及存儲(chǔ)電路和系統(tǒng)，而更具體地說(shuō)，本發(fā)明涉及控制積極(active)終端電阻的裝置及其方法，所述的積極終端電阻用于改善存儲(chǔ)電路和系統(tǒng)中的信號(hào)特性。
背景技術(shù)：
通常，隨著存儲(chǔ)系統(tǒng)(例如，使用動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)器件的存儲(chǔ)系統(tǒng))的總線頻率增加，存儲(chǔ)系統(tǒng)內(nèi)的信號(hào)完整性(integrity)就下降。于是，已經(jīng)開發(fā)出了各種各樣的能夠減小信號(hào)失真的總線布局。例如，人們已經(jīng)知道，在存儲(chǔ)系統(tǒng)內(nèi)的接收器和/或發(fā)送器之中的一側(cè)使用電阻終端是用于吸收反射并從而改善信號(hào)性能的有效手段。這種類型的電阻性終端結(jié)構(gòu)通常為兩種類型即消極(passive)終端和積極終端之中的一種。
圖1示出了存儲(chǔ)系統(tǒng)內(nèi)消極電阻終端的一個(gè)例子。特別說(shuō)明了一種所謂的短截線(stub)串聯(lián)(series)終接(terminated)邏輯(SSTL)標(biāo)準(zhǔn)，在其中，存儲(chǔ)系統(tǒng)100的總線通過(guò)終端電阻Rterm連接到終端電壓Vterm，而安裝動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的存儲(chǔ)模塊插入具有預(yù)定的短截線電阻Rstub的插槽內(nèi)。在這種情況中，短截線電阻Rstub不安裝在動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片上，并且相應(yīng)地，這里的例子是一種“關(guān)閉-芯片”(“off-chip”)的消極電阻性終端。
當(dāng)用于雙倍數(shù)據(jù)速率(DDR)存儲(chǔ)系統(tǒng)中時(shí)，SSTL標(biāo)準(zhǔn)的消極電阻性終端能夠保證大約300兆字節(jié)/秒(Mbps)的數(shù)據(jù)速率。然而，通過(guò)增加具有電阻性短截線的總線的負(fù)載，在數(shù)據(jù)速率超過(guò)300Mbps的任何增加都會(huì)引起信號(hào)完整性的惡化。實(shí)際上，用SSTL總線結(jié)構(gòu)通常不能夠?qū)崿F(xiàn)400Mbps或更高的數(shù)據(jù)速率。
圖2示出了具有積極電阻性終端的存儲(chǔ)系統(tǒng)的一個(gè)例子，并且尤其是，積極終端短截線的總線結(jié)構(gòu)。這里，用來(lái)控制存儲(chǔ)模塊的工作的每一個(gè)芯片組以及安裝在各個(gè)模塊中的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，均包括一個(gè)積極終端電阻Rterm。積極終端電阻Rterm安裝在“導(dǎo)通芯片”(“on-chip”)上，并可由互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件來(lái)實(shí)現(xiàn)。在這種存儲(chǔ)系統(tǒng)中，積極總線終端由通過(guò)安裝在模塊中的輸入/輸出(I/0)端口來(lái)實(shí)現(xiàn)。
在每個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器中的一個(gè)或更多的電阻性元件Rterm以及一個(gè)或更多的開/關(guān)開關(guān)裝置的結(jié)合的每一個(gè)，在這里通常指的是“積極終端負(fù)載器(terminator)”。可以采用不同結(jié)構(gòu)的任何數(shù)值的積極終端負(fù)載器。圖3說(shuō)明了在美國(guó)專利第4,748,426號(hào)中描述的具有一個(gè)中心抽頭(center-tapped)的終端的積極終端負(fù)載器的一個(gè)例子。在該例中，根據(jù)信號(hào)開/關(guān)-1和開/關(guān)-2的啟動(dòng)/關(guān)閉狀態(tài)，電路的有效積極終端阻抗Rterm能夠在不同的值(例如，150歐姆和75歐姆)之間變化。
當(dāng)安裝在存儲(chǔ)模塊中的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器不能夠存取(例如，不能夠讀或?qū)?時(shí)，通過(guò)將其積極終端電阻Rterm連接到總線而開啟該積極終端電阻Rterm，以改善信號(hào)的完整性。相反，當(dāng)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器存取(例如，讀或?qū)?時(shí)，其積極終端電阻Rterm關(guān)閉并從總線上斷開以減小負(fù)載。
然而，響應(yīng)積極終端控制信號(hào)，開啟安裝在動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器電路中的積極終端電阻需要相當(dāng)多的時(shí)間，并且當(dāng)執(zhí)行模塊交叉的寫/讀操作時(shí)，這種時(shí)間延遲能夠?qū)е聰?shù)據(jù)泡沫(bubble)，從而惡化存儲(chǔ)系統(tǒng)的性能。
包括一個(gè)延遲鎖定環(huán)路(DLL)或相位鎖定環(huán)路(PLL)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，通過(guò)與一個(gè)外部時(shí)鐘同步地控制其積極終端電阻的開啟/關(guān)閉，能夠克服這個(gè)問(wèn)題，然而，在相對(duì)應(yīng)的存儲(chǔ)模塊的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的掉電或待命模式期間DLL或PLL失效的情況下，不能夠控制積極終端電阻的開啟/關(guān)閉。

發(fā)明內(nèi)容
相應(yīng)地，本發(fā)明提供了用于不考慮動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的工作模式而控制安裝在存儲(chǔ)模塊中的積極終端電阻的開/關(guān)狀態(tài)的裝置及其方法。
根據(jù)本發(fā)明的一個(gè)方面，一種緩沖電路安裝在一個(gè)存儲(chǔ)電路中，并且包括信號(hào)終端；具有耦合到信號(hào)終端的一個(gè)輸入端的同步輸入緩沖器；具有耦合到信號(hào)終端的一個(gè)輸入端的異步輸入緩沖器；以及開關(guān)電路，用于依據(jù)存儲(chǔ)電路的工作模式而選擇地輸出同步輸入緩沖器的輸出或異步輸入緩沖器的輸出。
在緩沖電路中，開關(guān)電路的輸出開啟和關(guān)閉存儲(chǔ)電路的一個(gè)終端電阻。開關(guān)電路響應(yīng)由存儲(chǔ)電路外部提供的工作模式信號(hào)，以選擇地輸出同步輸入緩沖器的輸出或異步輸入緩沖器的輸出。開關(guān)電路響應(yīng)存儲(chǔ)在存儲(chǔ)電路的模式寄存器內(nèi)的值，以選擇地輸出同步輸入緩沖器的輸出或異步輸入緩沖器的輸出。
根據(jù)本發(fā)明的另一個(gè)方面，一種積極終端電路安裝在一個(gè)存儲(chǔ)電路中，并包括終端電阻，用于為存儲(chǔ)電路提供終端阻抗；以及控制電路，用于接收外部提供的積極終端控制信號(hào)，并響應(yīng)積極終端控制信號(hào)而選擇地接通和斷開終端電阻。該控制電路包括同步輸入緩沖器和異步輸入緩沖器，其每一個(gè)都接收積極終端控制信號(hào)；以及開關(guān)電路，其依據(jù)存儲(chǔ)電路的工作模式選擇地輸出同步輸入緩沖器的輸出或異步輸入緩沖器的輸出。開關(guān)電路的輸出控制終端電阻的開/關(guān)狀態(tài)。
根據(jù)本發(fā)明的又一個(gè)方面，一種積極終端電路安裝在一個(gè)存儲(chǔ)電路中，并且包括終端電阻，其為存儲(chǔ)電路提供終端阻抗；模式寄存器，其存儲(chǔ)指示存儲(chǔ)電路的工作模式的數(shù)據(jù)；以及控制電路，其接收外部提供的積極終端控制信號(hào)和模式寄存器的輸出。該控制電路包括同步輸入緩沖器和異步輸入緩沖器，其每一個(gè)都接收積極終端控制信號(hào)；以及開關(guān)電路，其依據(jù)模式寄存器的輸出而選擇地輸出同步輸入緩沖器的輸出或異步輸入緩沖器的輸出。開關(guān)電路的輸出控制終端電阻的開/關(guān)狀態(tài)。
根據(jù)本發(fā)明的再一個(gè)方面，一種存儲(chǔ)系統(tǒng)包括總線；耦合到總線上的多個(gè)存儲(chǔ)電路；以及耦合到總線上的芯片組，其為存儲(chǔ)電路提供多個(gè)積極終端控制信號(hào)。該多個(gè)存儲(chǔ)電路的每一個(gè)包括一個(gè)終端電阻和一個(gè)控制電路。控制電路接收提供給其存儲(chǔ)電路的積極終端控制信號(hào)，并響應(yīng)積極終端控制信號(hào)而選擇地接通和斷開終端電阻。而且，控制電路還包括同步輸入緩沖器和異步輸入緩沖器，其每一個(gè)都接收積極終端控制信號(hào)；以及開關(guān)電路，其依據(jù)包含同步輸入緩沖器和異步輸入緩沖器的存儲(chǔ)電路的工作模式而選擇同步輸入緩沖器的輸出或異步輸入緩沖器的輸出之中的一個(gè)。開關(guān)電路的輸出控制終端電阻的開/關(guān)狀態(tài)。
根據(jù)本發(fā)明的另一個(gè)方面，一種存儲(chǔ)系統(tǒng)包括總線；耦合到總線上的多個(gè)存儲(chǔ)電路；以及耦合到總線上的芯片組，其為存儲(chǔ)電路提供多個(gè)積極終端控制信號(hào)。該多個(gè)存儲(chǔ)電路的每一個(gè)包括一個(gè)終端電阻；控制電路；以及模式寄存器，其存儲(chǔ)指示存儲(chǔ)電路的工作模式的數(shù)據(jù)。該控制電路包括同步輸入緩沖器和異步輸入緩沖器，其每一個(gè)都接收積極終端控制信號(hào)；以及開關(guān)電路，其依據(jù)模式寄存器的數(shù)據(jù)而選擇同步輸入緩沖器的輸出或異步輸入緩沖器的輸出之中的一個(gè)。開關(guān)電路的輸出控制終端電阻的開/關(guān)狀態(tài)。
根據(jù)本發(fā)明的另一個(gè)方面，一種用于控制存儲(chǔ)電路的操作的方法包括施加一個(gè)輸入信號(hào)到存儲(chǔ)電路的同步輸入緩沖器和異步輸入緩沖器中；以及依據(jù)存儲(chǔ)電路的工作模式而選擇地輸出同步輸入緩沖器的輸出或異步輸入緩沖器的輸出。
用于控制存儲(chǔ)電路的操作的方法還包括依據(jù)所選擇的同步輸入緩沖器或異步輸入緩沖器的輸出，開啟和關(guān)閉存儲(chǔ)電路的終端電阻。
控制方法還包括接收由存儲(chǔ)電路外部提供的工作模式信號(hào)，其中工作模式信號(hào)的值而控制對(duì)同步輸入緩沖器的輸出或異步輸入緩沖器的輸出的選擇輸出。
控制方法還包括接收存儲(chǔ)在存儲(chǔ)電路的模式寄存器中的值，其中模式寄存器的值控制對(duì)同步輸入緩沖器的輸出或異步輸入緩沖器的輸出的選擇輸出。
根據(jù)本發(fā)明的再一個(gè)方面，一種控制存儲(chǔ)電路的終端電阻的開/關(guān)狀態(tài)的方法包括同時(shí)向存儲(chǔ)電路的同步輸入緩沖器和異步輸入緩沖器施加一個(gè)積極終端控制信號(hào)；當(dāng)存儲(chǔ)電路處在積極工作模式下時(shí)，選擇同步輸入緩沖器的輸出；而當(dāng)存儲(chǔ)電路處在待命或掉電工作模式下時(shí)，選擇異步輸入緩沖器的輸出；以及依據(jù)同步輸入緩沖器的輸出或異步輸入緩沖器的輸出之中所選擇的一個(gè)而設(shè)置終端電阻的開/關(guān)狀態(tài)。
根據(jù)本發(fā)明的再一個(gè)方面，提供了一種用來(lái)控制存儲(chǔ)系統(tǒng)中的多個(gè)存儲(chǔ)電路的多個(gè)終端電阻的方法，在這里，存儲(chǔ)系統(tǒng)具有連接到數(shù)據(jù)總線上的多個(gè)存儲(chǔ)模塊。每個(gè)存儲(chǔ)模塊用于在其中安裝多個(gè)存儲(chǔ)電路之中的至少一個(gè)。該方法包括同時(shí)向每一個(gè)存儲(chǔ)模塊的每一個(gè)存儲(chǔ)電路的同步輸入緩沖器和異步輸入緩沖器施加一個(gè)積極終端控制信號(hào)；在每一個(gè)存儲(chǔ)電路中，當(dāng)存儲(chǔ)電路處在積極工作模式下時(shí)，選擇同步輸入緩沖器的輸出；而當(dāng)存儲(chǔ)電路處在待命或掉電工作模式下時(shí)，選擇異步輸入緩沖器的輸出；以及在每一個(gè)存儲(chǔ)電路中，依據(jù)同步輸入緩沖器的輸出或異步輸入緩沖器的輸出之中所選擇的一個(gè)而設(shè)置終端電阻的開/關(guān)狀態(tài)。
根據(jù)本發(fā)明的又另一個(gè)方面，提供一種用來(lái)控制存儲(chǔ)系統(tǒng)中的多個(gè)存儲(chǔ)電路的多個(gè)終端電阻的方法，其中存儲(chǔ)系統(tǒng)具有連接到數(shù)據(jù)總線上的至少一個(gè)第一存儲(chǔ)模塊和第二存儲(chǔ)模塊，并且，每個(gè)存儲(chǔ)模塊用于安裝多個(gè)存儲(chǔ)電路之中的至少一個(gè)到其上。該方法包括響應(yīng)第一存儲(chǔ)模塊的讀/寫指令，向第二存儲(chǔ)模塊的每個(gè)存儲(chǔ)電路發(fā)送一個(gè)積極終端控制信號(hào)；施加一個(gè)積極終端控制信號(hào)同時(shí)到第二存儲(chǔ)模塊的每一個(gè)存儲(chǔ)電路的同步輸入緩沖器和異步輸入緩沖器中；在第二存儲(chǔ)模塊的每一個(gè)存儲(chǔ)電路中，當(dāng)?shù)诙鎯?chǔ)模塊處在積極工作模式下時(shí)，選擇同步輸入緩沖器的輸出；而當(dāng)?shù)诙鎯?chǔ)模塊處在待命或掉電工作模式下時(shí)，選擇異步輸入緩沖器的輸出；以及在第二存儲(chǔ)模塊的每一個(gè)存儲(chǔ)電路中，依據(jù)同步輸入緩沖器的輸出或異步輸入緩沖器的輸出之中所選擇的一個(gè)而設(shè)置終端電阻的開/關(guān)狀態(tài)。
根據(jù)本發(fā)明的另一個(gè)方面，提供了安裝在存儲(chǔ)電路中以便為存儲(chǔ)電路提供終端阻抗的一個(gè)終端電阻，該終端電阻包括一個(gè)節(jié)點(diǎn)；連接在電源電壓與該節(jié)點(diǎn)之間的響應(yīng)相對(duì)應(yīng)的控制信號(hào)的多個(gè)第一終端電阻；連接在地電壓與該節(jié)點(diǎn)之間的響應(yīng)相對(duì)應(yīng)的控制信號(hào)的多個(gè)第二終端電阻。
在該終端電阻中，響應(yīng)相對(duì)應(yīng)的控制信號(hào)，通過(guò)連接在該節(jié)點(diǎn)與電源電壓之間的多個(gè)第一終端電阻而調(diào)整連接在該節(jié)點(diǎn)與電源電壓之間的阻抗；響應(yīng)相對(duì)應(yīng)的控制信號(hào)，通過(guò)連接在該節(jié)點(diǎn)與地電壓之間的多個(gè)第二終端電阻而調(diào)整連接在該節(jié)點(diǎn)與地電壓之間的阻抗。
根據(jù)本發(fā)明的另一個(gè)方面，提供了安裝在存儲(chǔ)電路中以便為存儲(chǔ)電路提供終端阻抗的一個(gè)終端電阻。該終端電阻包括一個(gè)節(jié)點(diǎn)；連接在電源電壓與該節(jié)點(diǎn)之間的第一開啟(UP)電阻；連接在電源電壓與該節(jié)點(diǎn)之間的響應(yīng)第一控制信號(hào)的第二開啟電阻；連接在電源電壓與該節(jié)點(diǎn)之間的響應(yīng)第二控制信號(hào)的第三開啟電阻。
該終端電阻還包括連接在地電壓與節(jié)點(diǎn)之間的第一關(guān)閉(DOWN)電阻；連接在地電壓與該節(jié)點(diǎn)之間的響應(yīng)第三控制信號(hào)的第二關(guān)閉電阻；連接在地電壓與該節(jié)點(diǎn)之間的響應(yīng)第四控制信號(hào)的第三關(guān)閉電阻。
該終端電阻還包括第一開關(guān)電路，其響應(yīng)開啟信號(hào)，切換電源電壓到第一開啟電阻；第二開關(guān)電路，響應(yīng)第一控制信號(hào)，切換電源電壓到第二開啟電阻；第三開關(guān)電路，響應(yīng)第二控制信號(hào)，切換電源電壓到第三開啟電阻。既然這樣，終端電阻還包括第四開關(guān)電路，響應(yīng)關(guān)閉信號(hào)，切換第一關(guān)閉電阻到地電壓；第五開關(guān)電路，響應(yīng)第三控制信號(hào)，切換第二關(guān)閉電阻到地電壓；第六開關(guān)電路，響應(yīng)第四控制信號(hào)，切換第三關(guān)閉電阻到地電壓。所述的第一到第六開關(guān)電路是金屬氧化物半導(dǎo)體(MOS)晶體管。
根據(jù)本發(fā)明的另一個(gè)方面，提供了一種用于調(diào)節(jié)安裝在存儲(chǔ)電路中以便為存儲(chǔ)電路提供終端阻抗的終端電阻的阻抗的方法，該方法包括響應(yīng)相對(duì)應(yīng)的信號(hào)，測(cè)量連接在電源電壓與該節(jié)點(diǎn)之間的多個(gè)第一終端電阻之中的一個(gè)的阻抗；使用所測(cè)量的阻抗，響應(yīng)相對(duì)應(yīng)的控制信號(hào)，調(diào)節(jié)連接在電源電壓與該節(jié)點(diǎn)之間的第一終端電阻的數(shù)量。該阻抗調(diào)節(jié)方法還包括響應(yīng)相對(duì)應(yīng)的控制信號(hào)，測(cè)量連接在地電壓與該節(jié)點(diǎn)之間的多個(gè)第二終端電阻之中的一個(gè)的阻抗；使用所測(cè)量的阻抗，響應(yīng)相對(duì)應(yīng)的控制信號(hào)，調(diào)節(jié)連接在地電壓與該節(jié)點(diǎn)之間的第二終端電阻的數(shù)量。


通過(guò)參考附圖對(duì)本發(fā)明的優(yōu)選實(shí)施例的詳細(xì)描述，本發(fā)明的上述的目的和優(yōu)點(diǎn)將變得更加明顯，其中圖1示出了具有傳統(tǒng)的短截線串聯(lián)終接邏輯(SSTL)結(jié)構(gòu)的一個(gè)存儲(chǔ)系統(tǒng)；圖2示出具有傳統(tǒng)的積極終端短截線的總線結(jié)構(gòu)的一個(gè)存儲(chǔ)系統(tǒng)；圖3說(shuō)明了具有一個(gè)中心抽頭的終端的傳統(tǒng)的積極終端負(fù)載器的例子；圖4示出了具有一個(gè)積極終端短截線的總線結(jié)構(gòu)的根據(jù)本發(fā)明一個(gè)實(shí)施例的一個(gè)存儲(chǔ)系統(tǒng)；圖5A示出了在其中安裝有雙列直插式模塊(DiMM)的根據(jù)本發(fā)明的第一存儲(chǔ)系統(tǒng)；圖5B是圖5A的第一存儲(chǔ)系統(tǒng)的控制模式的表；圖5C示出了在其中安裝有存儲(chǔ)模塊DiMM的根據(jù)本發(fā)明的第二存儲(chǔ)系統(tǒng)；圖5D是圖5C的第二存儲(chǔ)系統(tǒng)的控制模式的表；圖6說(shuō)明了根據(jù)本發(fā)明的積極終端負(fù)載器控制輸入緩沖器；圖7A和圖7B分別是在讀和寫操作期間的同步積極終端電阻控制(ATC)模式的時(shí)序圖；圖8是異步ATC模式的時(shí)序圖；圖9A至圖9C是當(dāng)模塊DiMM0和模塊DiMM1均處于積極模式時(shí)的存儲(chǔ)系統(tǒng)的工作的時(shí)序圖；圖10A至圖10C是當(dāng)DiMM0處于積極模式而DiMM1處于掉電或待命模式時(shí)的存儲(chǔ)系統(tǒng)的工作的時(shí)序圖；圖11示出了具有一個(gè)積極終端短截線的總線結(jié)構(gòu)的根據(jù)本發(fā)明的另一個(gè)實(shí)施例的一個(gè)存儲(chǔ)系統(tǒng)；圖12A至圖12E是根據(jù)本發(fā)明的每一個(gè)DiMM的狀態(tài)和積極終端負(fù)載器的控制模式的表；圖13至圖17示出了在其中安裝有不同的DiMM的根據(jù)本發(fā)明的存儲(chǔ)系統(tǒng)；圖18示出了具有一個(gè)積極終端短截線的總線結(jié)構(gòu)的根據(jù)本發(fā)明的存儲(chǔ)系統(tǒng)的另一個(gè)實(shí)施例；圖19是圖13的終端電阻的詳細(xì)的電路圖；圖20示出了一個(gè)具有保險(xiǎn)絲(fuse)的控制信號(hào)產(chǎn)生電路的例子；和圖21示出另一個(gè)具有保險(xiǎn)絲的控制信號(hào)產(chǎn)生電路的例子。
具體實(shí)施例方式
提供了下述實(shí)施例和附圖，以使本發(fā)明的優(yōu)點(diǎn)和特征變得徹底而全面，并充分地將本發(fā)明的概念傳達(dá)給本領(lǐng)域的那些技術(shù)人員。將參考附圖對(duì)本發(fā)明進(jìn)行更加充分地描述，在其中，示出了本發(fā)明的優(yōu)選實(shí)施例。在附圖中，始終用相同的參考數(shù)字指示相同的元件。
圖4示出了在其中使用了積極終端短截線的總線結(jié)構(gòu)的根據(jù)本發(fā)明的實(shí)施例的存儲(chǔ)系統(tǒng)400的優(yōu)選實(shí)施例。參見圖4，存儲(chǔ)系統(tǒng)400包括芯片組410、數(shù)據(jù)總線420、在其中安裝了動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器460和470的第一存儲(chǔ)模塊440、以及在其中安裝動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器480和490的第二存儲(chǔ)模塊450?？梢詫⒋鎯?chǔ)模塊440和450安裝在存儲(chǔ)系統(tǒng)400的槽(未示出)中。
例如，可以通過(guò)雙列直插式存儲(chǔ)模塊或單列直插式存儲(chǔ)模塊(SIMM)實(shí)現(xiàn)第一和第二存儲(chǔ)模塊440和450。而且，雖然在圖4中說(shuō)明了用于模塊440和450的每一個(gè)的兩個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器460(480)和470(490)，還可以在第一和第二存儲(chǔ)模塊440和450的每一個(gè)中安裝另外的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。并且，為了數(shù)據(jù)的讀和寫，給芯片組410和動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器460、470、480和490的每一個(gè)都安裝一個(gè)驅(qū)動(dòng)器401和一個(gè)輸入緩沖器402。
芯片組410包括一個(gè)積極終端負(fù)載器430，其由一個(gè)ATC_Chip_Set(ATC_CS)信號(hào)開啟和關(guān)閉。另外，模塊440的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器460和470中的每一個(gè)都包括由ATC_0信號(hào)開啟和關(guān)閉的一個(gè)積極終端負(fù)載器431，而模塊450的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器480和490中的每一個(gè)都包括由ATC_1信號(hào)開啟和關(guān)閉的一個(gè)積極終端負(fù)載器432。而且，芯片組410包括一個(gè)ATC信號(hào)發(fā)生器411，如下文所述的信號(hào)發(fā)生器411，根據(jù)存儲(chǔ)模塊440和450的讀/寫模式而產(chǎn)生芯片組控制信號(hào)ATC_CS、第一控制信號(hào)ATC_0、以及第二控制信號(hào)ATC_1。
通常，當(dāng)從動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器460和470中寫進(jìn)或讀出數(shù)據(jù)時(shí)，芯片組410向安裝在第一存儲(chǔ)模塊440中的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器460和470輸出一個(gè)數(shù)據(jù)寫/讀命令。另外，為關(guān)閉動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器460和470的積極終端負(fù)載器431，芯片組410向動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器460和470輸出第一控制信號(hào)ATC_0，而為開啟動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器480和490的積極終端負(fù)載器432，芯片組410向動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器480和490輸出第二控制信號(hào)ATC_1。
換句話說(shuō)，接受數(shù)據(jù)寫或讀操作的存儲(chǔ)模塊的積極終端負(fù)載器被關(guān)閉，而在其中沒(méi)有數(shù)據(jù)寫進(jìn)或讀出的其它存儲(chǔ)模塊的積極終端負(fù)載器被開啟。而且，按照本實(shí)施例，根據(jù)每個(gè)存儲(chǔ)模塊的工作模式選擇地異步或同步地控制積極終端負(fù)載器。在這里，“工作模式”一詞是指，例如存儲(chǔ)模塊的積極、掉電和待命模式。
“同步ATC模式”是指在其中當(dāng)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的DLL或PLL處于積極狀態(tài)時(shí)，與外部的時(shí)鐘信號(hào)CLK同步地開啟或關(guān)閉動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的積極終端負(fù)載器的模式。換句話說(shuō)，在這種控制模式下，與外部的時(shí)鐘信號(hào)CLK同步地開啟或關(guān)閉動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的終端電阻。
“異步ATC模式”是指在其中當(dāng)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的DLL或PLL處于無(wú)效狀態(tài)(處于掉電(Pdn)模式或待命(Stby)模式)時(shí)，與外部的時(shí)鐘信號(hào)CLK異步地開啟或關(guān)閉動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的終端電阻的模式。換句話說(shuō)，在這種控制模式下，與外部的時(shí)鐘信號(hào)CLK異步地開啟或關(guān)閉動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的終端電阻。
例如，參考圖5A，DiMM0和DiMM1分別表示第一和第二雙列直插式存儲(chǔ)模塊。每一個(gè)模塊都如所示地安裝有動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(排列(rank)0和排列(rank)1)，且通過(guò)數(shù)據(jù)總線520的方式連接到芯片組520。另外，每一個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器都包括用于與外部時(shí)鐘CLK同步地產(chǎn)生的一個(gè)內(nèi)部時(shí)鐘的同步電路，例如，一個(gè)延遲鎖定環(huán)路或相位鎖定環(huán)路。由于DLL和PLL電路對(duì)本領(lǐng)域的那些技術(shù)人員來(lái)講是眾所周知的，所以在這里省略了對(duì)DLL和PLL操作的詳細(xì)描述。
圖5B是上述的DLL或PLL的狀態(tài)與積極終端負(fù)載器的控制模式的表。如圖5中所示，當(dāng)存儲(chǔ)模塊DiMM0和DiMM1的每一個(gè)都處于掉電或待命模式時(shí)，異步地控制一個(gè)模塊的積極終端負(fù)載器；而當(dāng)存儲(chǔ)模塊DiMM0和DiMM1的每一個(gè)都處于積極模式時(shí)，同步控制一個(gè)模塊的積極終端負(fù)載器。模塊是處于積極模式、待命模式還是掉電模式取決于存儲(chǔ)模塊的DLL或PLL的狀態(tài)。
同樣地，當(dāng)存儲(chǔ)模塊DiMM0和DiMM1均處于積極狀態(tài)時(shí)，就同步地控制兩個(gè)模塊的積極終端負(fù)載器。當(dāng)模塊中的一個(gè)處于掉電或待命模式而其它模塊處于積極模式時(shí)，就異步地控制一個(gè)模塊的積極終端負(fù)載器。用這種方法，在相對(duì)應(yīng)的存儲(chǔ)模塊處于掉電或待命模式期間DLL或PLL無(wú)效的情況下，可以控制積極終端負(fù)載器的開啟/關(guān)閉。因此，不需要在開始積極終端負(fù)載器的控制之前先開啟DLL或PLL。
圖5C說(shuō)明了在存儲(chǔ)系統(tǒng)的模塊DiMM1為空時(shí)的情況，而圖5D是在一個(gè)DiMM0或一個(gè)DiMM1為空的情況下DLL或PLL的狀態(tài)和積極終端負(fù)載器的控制模式的表。
現(xiàn)在參考圖6，其示出了本發(fā)明的同步和異步積極終端負(fù)載器控制(ATC)輸入緩沖器的功能圖。ATC緩沖器601從芯片組410接收第一控制信號(hào)ATC_0(圖4)。并將第一控制信號(hào)ATC_0并行施加到與時(shí)鐘同步的(同步)輸入緩沖器602和異步輸入緩沖器603中。多路復(fù)用器(MUX)604根據(jù)施加到其上的工作模式信號(hào)而有效地選擇一個(gè)同步輸入緩沖器602的輸出或一個(gè)異步輸入緩沖器603的輸出。
另外，從存儲(chǔ)系統(tǒng)的工作模式狀態(tài)機(jī)制提供的工作模式信號(hào)也被有效地用于開啟/關(guān)閉緩沖器602和603。參考圖5B和圖5D，圖6的ATC輸入緩沖器如上所述地工作，以便選擇地以同步或異步模式來(lái)控制存儲(chǔ)模塊的積極終端負(fù)載器。
在圖7A和圖7B的時(shí)序圖中分別說(shuō)明了用于讀和寫操作的每一個(gè)的在同步模式下的ATC控制。在這里，假設(shè)在時(shí)鐘的中心寫數(shù)據(jù)，而在時(shí)鐘邊沿讀數(shù)據(jù)，并且，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器以脈沖時(shí)間為8的雙倍數(shù)據(jù)速率來(lái)工作。
在從芯片組410輸出的控制信號(hào)ATC的開啟開始算起的第一時(shí)間周期tTACT之后的第二時(shí)間周期tON之內(nèi)，最好開啟動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的積極終端負(fù)載器。在從控制信號(hào)ATC的無(wú)效開始算起的第三時(shí)間周期tTPRE之后的第四時(shí)間周期tOFF中最好關(guān)閉動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的積極終端負(fù)載器。第一時(shí)間周期tTACT和第三時(shí)間周期tTPRE被設(shè)置作為不基于外部時(shí)鐘信號(hào)CLK的絕對(duì)時(shí)間長(zhǎng)度。
首先參考圖7A的讀操作，ATC在CLK2的上升沿響應(yīng)為ATC信號(hào)的“高”狀態(tài)，以在延遲周期tTACT之后開啟積極終端負(fù)載器。在這種情況中，積極終端負(fù)載器如圖所示地與CLK4的下降沿同步地開啟，并且，在更長(zhǎng)的延遲時(shí)間tON之后，積極終端負(fù)載器被認(rèn)為是“開”。
然后，ATC在CLK7的上升沿響應(yīng)為ATC信號(hào)的“低”狀態(tài)，以在延遲周期tTPRE之后關(guān)閉積極終端負(fù)載器。而且，積極終端負(fù)載器如圖所示地與CLK9的下降沿同步地關(guān)閉，并且，在更長(zhǎng)的延遲時(shí)間tOFF之后，積極終端負(fù)載器被認(rèn)為是“關(guān)”。在這個(gè)例子中，可以建立如下的關(guān)系式2.5tCC-500ps＜tTACT，tTPRE＜2.5tCC+500ps在這里，tCC是時(shí)鐘循環(huán)時(shí)間。同樣，時(shí)間周期tON和/或時(shí)間周期tOFF可以被設(shè)置成小于2.5*tCC-500ps。
現(xiàn)在參考圖7B的寫操作，ATC在CLK2的上升沿響應(yīng)為ATC信號(hào)的“高”狀態(tài)，以在延遲周期tTACT之后開啟積極終端負(fù)載器。在這種情況中，積極終端負(fù)載器如圖所示地與CLK4的上升沿同步地開啟，并且，在更長(zhǎng)的延遲時(shí)間tON之后，積極終端負(fù)載器被認(rèn)為是“開”。然后，ATC在CLK7的上升沿響應(yīng)為ATC信號(hào)的“低”狀態(tài)，以在延遲周期tTPRE之后關(guān)閉積極終端負(fù)載器。而且，積極終端負(fù)載器如圖所示地與CLK9的上升沿同步地關(guān)閉，并且，在更長(zhǎng)的延遲時(shí)間tOFF之后，積極終端負(fù)載器被認(rèn)為是“關(guān)”。在這個(gè)例子中，可以建立如下的關(guān)系式2.0tCC-500ps＜tTACT，tTPRE＜2.0tCC+500ps在這里，tCC是時(shí)鐘循環(huán)時(shí)間。而且，時(shí)間周期tON和/或時(shí)間周期tOFF可以被設(shè)置成小于0.5*tCC-500ps。
在圖8的時(shí)序圖里說(shuō)明處于異步模式中的ATC控制。在這里，ATC響應(yīng)為ATC信號(hào)的“高”狀態(tài)，以在延遲周期tTACT之后，開啟積極終端負(fù)載器。這里，應(yīng)注意的是，積極終端負(fù)載器的開啟并不同步于時(shí)鐘信號(hào)，而是由延遲tTACT的量來(lái)決定的。如前述的那樣，在更長(zhǎng)的延遲時(shí)間tON之后，積極終端負(fù)載器被認(rèn)為是“開”。
然后，ATC響應(yīng)為ATC信號(hào)的“低”狀態(tài)，以在延遲周期tTPRE之后關(guān)閉積極終端負(fù)載器。而且，積極終端負(fù)載器的關(guān)閉并不同步于時(shí)鐘信號(hào)，而是由延遲tTPRE的量來(lái)決定的，并且，在更長(zhǎng)的延遲時(shí)間t0N之后，積極終端負(fù)載器被認(rèn)為是“關(guān)”。在這里，例如，可以將tTACT和tTPRE設(shè)置在2.5ns和5.0ns之間。而且，時(shí)間周期tON和/或時(shí)間周期tOFF可以被設(shè)置成小于0.5*tCC-500ps。
圖9A至9C是當(dāng)存儲(chǔ)模塊DiMM0和DiMM1都處于積極模式時(shí)的存儲(chǔ)系統(tǒng)的工作的時(shí)序圖。如圖5B中所示，由于兩個(gè)模塊都處于積極模式，則在同步模式下執(zhí)行每個(gè)模塊的ATC。圖9A說(shuō)明了芯片組的工作狀態(tài)，圖9B說(shuō)明了第一存儲(chǔ)模塊DiMM0的操作，而圖9C說(shuō)明了第二存儲(chǔ)模塊DiMM1的操作。如所示的，芯片組發(fā)出一系列的命令，包括給DiMM0的讀命令RD，給DiMM1的寫命令WR，以及給DiMM0的另一個(gè)讀命令RD。
為了讀取第一存儲(chǔ)模塊DiMM0，必須開啟第二存儲(chǔ)模塊DiMM1的積極終端負(fù)載器。相應(yīng)地，芯片組向第一存儲(chǔ)模塊DiMM0輸出讀命令RD，而向第二存儲(chǔ)模塊DiMM1輸出第二控制信號(hào)ATC1。第二存儲(chǔ)模塊DiMM1響應(yīng)第二控制信號(hào)ATC1，以便臨時(shí)地開啟由圖9C的積極終端負(fù)載器AT_DiMM1所示的該模塊的積極終端負(fù)載器。同樣地，在其中開啟第二存儲(chǔ)模塊DiMM1的積極終端負(fù)載器的時(shí)間中，從第一存儲(chǔ)模塊DiMM0中讀出數(shù)據(jù)Ri1。
同樣地，為了下一次寫進(jìn)第二存儲(chǔ)模塊DiMM1，必須開啟第一存儲(chǔ)模塊DiMM0的積極終端負(fù)載器。因此，將寫命令WR輸入到第二存儲(chǔ)模塊DiMM1，而將從芯片組輸出的第一控制信號(hào)ATC0寫進(jìn)第一存儲(chǔ)模塊DiMM0。第一存儲(chǔ)模塊DiMM0響應(yīng)第一控制信號(hào)ATC0，以便臨時(shí)地開啟由圖9B的積極終端負(fù)載器AT_DiMM0所示的該模塊的積極終端負(fù)載器。同樣地，在其中開啟第一存儲(chǔ)模塊DiMM0的積極終端負(fù)載器的時(shí)間中，向第二存儲(chǔ)模塊DiMM1中寫進(jìn)數(shù)據(jù)Di。
隨著第二存儲(chǔ)模塊DiMM1響應(yīng)第二控制信號(hào)ACT1以開啟圖9C的積極終端負(fù)載器AT_DiMM1，以與第一讀操作同樣的方式執(zhí)行第一存儲(chǔ)模塊DiMM0的第二讀操作。
同樣應(yīng)注意的是，在圖9A中，只有在存儲(chǔ)器讀操作時(shí)才開啟芯片組的積極終端負(fù)載器AT_CS。當(dāng)存在驅(qū)動(dòng)器的阻抗匹配時(shí)，則在寫操作中，積極終端不時(shí)必需的。
圖10A至10C是當(dāng)?shù)谝淮鎯?chǔ)模塊DiMM0處于積極模式而第二存儲(chǔ)模塊DiMM1處于掉電或待命模式時(shí)的存儲(chǔ)系統(tǒng)的操作的時(shí)序圖。在這種情況中，如圖5B所示，第一存儲(chǔ)模塊DiMM0的ATC關(guān)閉，而第二存儲(chǔ)模塊DiMM1的ATC以異步模式執(zhí)行。圖10A說(shuō)明了芯片組的操作，圖10B說(shuō)明了第一存儲(chǔ)模塊DiMM0的操作，而圖10C說(shuō)明了第二存儲(chǔ)模塊DiMM1的操作。如所示的，芯片組向積極的第一存儲(chǔ)模塊DiMM0發(fā)出一系列命令，包括給DiMM0的讀命令RD、給DiMM0的寫命令WR、和給DiMM0的另一個(gè)讀命令RD。
為了讀取第一存儲(chǔ)模塊DiMM0，必須開啟第二存儲(chǔ)模塊DiMM1的積極終端負(fù)載器。響應(yīng)地，將從芯片組輸出的第一讀命令RD輸入到第一存儲(chǔ)模塊DiMM0，而將從芯片組輸出的第二控制信號(hào)ATC1輸入到第二存儲(chǔ)模塊DiMM1。如所示的，第二存儲(chǔ)模塊DiMM1異步地響應(yīng)第二控制信號(hào)ATC1，以臨時(shí)地開啟由圖10C的積極終端負(fù)載器AT_DiMM1所示的該存儲(chǔ)模塊的積極終端負(fù)載器。同樣地，在其中開啟第二存儲(chǔ)模塊DiMM1的積極終端負(fù)載器的時(shí)間中，從第一存儲(chǔ)模塊DiMM0中讀出數(shù)據(jù)Ri1。
同樣地，為了下一次寫進(jìn)第一存儲(chǔ)模塊DiMM0，必須開啟第二存儲(chǔ)模塊DiMM1的積極終端負(fù)載器。相應(yīng)地，將從芯片組輸出的寫命令WR輸入到第一存儲(chǔ)模塊DiMM0，而將第二控制信號(hào)ATC1輸入到第二存儲(chǔ)模塊DiMM1。第一存儲(chǔ)模塊DiMM0重新異步地響應(yīng)第二控制信號(hào)ATC1，以開啟由圖10C的積極終端負(fù)載器AT_DiMM1所示的該存儲(chǔ)模塊的積極終端負(fù)載器。在此時(shí)，將數(shù)據(jù)Di寫進(jìn)第一存儲(chǔ)模塊DiMM0中。
在圖10A至10C的例子中，第二讀命令RD緊隨于寫命令WR之后。同樣地，第二控制信號(hào)ATC1保持高，而第二存儲(chǔ)模塊DiMM1的積極終端負(fù)載器在整個(gè)第二讀操作過(guò)程中處于開啟態(tài)。同樣，從圖10C中明顯看出，第二存儲(chǔ)模塊DiMM1的積極終端負(fù)載器的關(guān)閉也是異步的。
現(xiàn)在，將開始參考附圖11描述本發(fā)明的第二實(shí)施例。在這個(gè)實(shí)施例中，設(shè)置在每個(gè)DiMM模塊的每一側(cè)上的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片單獨(dú)用公共ATC信號(hào)和模式寄存器的結(jié)合進(jìn)行ATC控制。尤其是，如圖11中所示，存儲(chǔ)系統(tǒng)1100包括芯片組1110；數(shù)據(jù)總線1120；在其中安裝有動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1160和1170的第一存儲(chǔ)模塊1140；和在其中安裝有動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1180和1190的第二存儲(chǔ)模塊1150?？梢詫⒋鎯?chǔ)模塊1140和1150安裝在存儲(chǔ)系統(tǒng)1100的卡槽(未示出)中。
例如，可以用一個(gè)雙列直插式存儲(chǔ)模塊來(lái)實(shí)現(xiàn)第一和第二存儲(chǔ)模塊1140和1150。而且，雖然在圖11中說(shuō)明了用于模塊1140和1150的每一個(gè)的兩個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1160(1180)和1170(1190)，可以在第一和第二存儲(chǔ)模塊1140和1150的每一個(gè)中安裝另外的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。同樣，為了數(shù)據(jù)的寫和讀，芯片組1110和動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1160、1170、1180和1190的每一個(gè)都安裝了一個(gè)驅(qū)動(dòng)器1101和一個(gè)輸入緩沖器1102。
與第一實(shí)施例相比較，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1160、1170、1180和1190還額外地安裝了包括用于指示相對(duì)應(yīng)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的工作模式(積極、掉電、待命)的數(shù)據(jù)的模式寄存器1105。在參考圖12A至圖12E的下述的方法中，每個(gè)寄存器的輸出控制著圖6中所示的每個(gè)ATC控制電路的MUX604的操作，從而選擇同步或異步控制模式。
尤其是，圖13說(shuō)明了一個(gè)“2r/2r”結(jié)構(gòu)，在此結(jié)構(gòu)中，第一和第二存儲(chǔ)器模塊Dimm0和DiMM1的每一個(gè)都安裝有兩個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器電路。在這種情況中，如下面圖12A中所示地執(zhí)行存儲(chǔ)系統(tǒng)的積極終端負(fù)載器控制。在這里，排列0(R0)指定動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1160，排列1(R1)指定動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1170，排列2(R2)指定動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1180，以及排列3(R3)指定動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1190。
在圖12A中，“關(guān)(標(biāo)記)”意味著通過(guò)標(biāo)記的設(shè)置來(lái)唯一地關(guān)閉終端電阻，而“關(guān)(ATC或標(biāo)記)”意味著通過(guò)用戶的控制信號(hào)或標(biāo)記的設(shè)置來(lái)選擇地關(guān)閉終端電阻。
當(dāng)模式寄存器指示所有排列都處于積極態(tài)時(shí)，就在同步ATC模式下同時(shí)操作第一和第二存儲(chǔ)模塊DiMM0和DiMM1。另一方面，例如，當(dāng)R3處于掉電/待命模式時(shí)，將關(guān)掉(或標(biāo)記)R3的ATC，并以同步ATC模式操作余下的排列R0至R2。而且，當(dāng)R2和R3均處于掉電或待命模式時(shí)，那么，就關(guān)掉第一存儲(chǔ)模塊DiMM0的ATC，而以同步ATC模式操作第二存儲(chǔ)模塊DiMM1的排列R2和R3。
圖14說(shuō)明了一個(gè)“2r/1r”結(jié)構(gòu)，在此結(jié)構(gòu)中，第一存儲(chǔ)器模塊DiMM0安裝有兩個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器電路，而第二存儲(chǔ)器模塊DiMM1安裝有一個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器電路。在這種情況中，如圖12B中所示地執(zhí)行存儲(chǔ)系統(tǒng)的積極終端負(fù)載器控制。在這里，排列0指定動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1160，排列1指定動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1170，以及排列2指定動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1180。
圖15說(shuō)明了一個(gè)“1r/1r”結(jié)構(gòu)，在其中，第一存儲(chǔ)器模塊DiMM0安裝有一個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器電路，且第二存儲(chǔ)器模塊Dimm1安裝有一個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器電路。在這種情況中，如圖12C中所示地執(zhí)行存儲(chǔ)系統(tǒng)的積極終端負(fù)載器控制。在這里，排列0指定第一存儲(chǔ)模塊DiMM0的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1160，而排列1指定第二存儲(chǔ)模塊DiMM1的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1180。
圖16說(shuō)明了一個(gè)“2r/空”結(jié)構(gòu)，在其中，第一存儲(chǔ)器模塊DiMM0安裝有兩個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器電路，而第二存儲(chǔ)器模塊Dimm1沒(méi)有安裝動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器電路。在這種情況中，如圖12D中所示地執(zhí)行存儲(chǔ)系統(tǒng)的積極終端負(fù)載器控制。在這里，排列0指定第一存儲(chǔ)模塊DiMM0的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1160，而排列1指定第一存儲(chǔ)模塊DiMM0的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1170。
圖17說(shuō)明了一個(gè)“1r/空”結(jié)構(gòu)，在其中，第一存儲(chǔ)器模塊Dimm0安裝有一個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器電路，而第二存儲(chǔ)器模塊Dimm1沒(méi)有安裝動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器電路。在這種情況中，執(zhí)行存儲(chǔ)系統(tǒng)的積極終端負(fù)載器控制，以至于當(dāng)R0是積極的時(shí)，執(zhí)行同步ATC；而當(dāng)R0是掉電或待命模式時(shí)，關(guān)閉ATC。在這里，排列0指定第一存儲(chǔ)模塊DiMM0的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1160。
現(xiàn)在，將參考附圖18描述本發(fā)明的第三實(shí)施例。在本實(shí)施例中，用發(fā)自芯片組的單獨(dú)的ATC信號(hào)來(lái)單獨(dú)地ATC控制設(shè)置在每個(gè)存儲(chǔ)模塊DiMM的每一側(cè)上的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片1860(1880)和1870(1890)。尤其是，如圖18中所示，存儲(chǔ)系統(tǒng)1800包括芯片組1810；數(shù)據(jù)總線1820；在其中安裝有動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1860和1870的第一存儲(chǔ)模塊1840；和在其中安裝有動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1880和1890的第二存儲(chǔ)模塊1850。可將存儲(chǔ)模塊1840和1850安裝在存儲(chǔ)系統(tǒng)1800的卡槽(未示出)中。
例如，可以用一個(gè)雙列直插式存儲(chǔ)模塊來(lái)實(shí)現(xiàn)第一和第二存儲(chǔ)模塊1840和1850。而且，雖然在圖18中說(shuō)明了用于模塊1840和1850中的每一個(gè)的兩個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1860(1880)和1870(1890)，還可以在第一和第二存儲(chǔ)模塊1840和1850的每一個(gè)中安裝另外的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。同樣，為了數(shù)據(jù)的寫和讀，芯片組1810和動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1860、1870、1880和1890的每一個(gè)都安裝有一個(gè)驅(qū)動(dòng)器1801和一個(gè)輸入緩沖器1802。
與第一和第二實(shí)施例相比較，如圖18中所示的本實(shí)施例的ATC信號(hào)發(fā)生器1811單獨(dú)地向第一存儲(chǔ)模塊1840(DiMM0)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1860和1870提供ATC信號(hào)ATC_0_R0和ATC_0_R1，并單獨(dú)地向第二存儲(chǔ)模塊1850(DiMM1)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1880和1890提供ATC信號(hào)ATC_0_R2和AT_C0_R3。在圖12E中所描述的方法中，基于每個(gè)獨(dú)立的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(或排列)的工作狀態(tài)，控制在圖6中所示的每個(gè)ATC控制電路的MUX604的操作，從而選擇同步或異步控制模式。
尤其是，圖12E響應(yīng)圖13的“2r/2r”結(jié)構(gòu)，在此結(jié)構(gòu)中，第一和第二存儲(chǔ)器模塊Dimm0和DiMM1的每一個(gè)都安裝有兩個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器電路。在這里，排列0指定動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1860，排列1指定動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1870，排列2指定動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1880，以及排列3指定動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器1890。
圖19是圖13中所示的終端電阻Rterm_UP和Rterm_DN的詳細(xì)電路圖。參考圖19，第一開啟電阻Ru0通過(guò)PMOS晶體管1910耦合到電源電壓VDDQ和節(jié)點(diǎn)ND。第二開啟電阻Ru1通過(guò)PMOS晶體管1930耦合到電源電壓VDDQ和節(jié)點(diǎn)VD，而第三開啟電阻Ru2通過(guò)PMOS晶體管1950耦合到電源電壓VDDQ相連和節(jié)點(diǎn)ND。
分別響應(yīng)控制信號(hào)UP、SU1和SU2，打開或關(guān)閉PMOS晶體管1910、1930和1950。
最好是，設(shè)計(jì)一個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，使得按如下設(shè)置第一、第二和第三開啟電阻Ru0、Ru1和Ru2的阻抗。將第一開啟電阻Ru0的阻抗設(shè)置得比預(yù)定的目標(biāo)值稍大。當(dāng)?shù)诙_啟電阻Ru1與第一開啟電阻Ru0并聯(lián)時(shí)，將其阻抗設(shè)置為預(yù)定的目標(biāo)值。當(dāng)?shù)谌_啟電阻Ru2與第一開啟電阻Ru0和第二開啟電阻Ru1并聯(lián)時(shí)，將其阻抗設(shè)置得比預(yù)定的目標(biāo)值稍小。相應(yīng)地，終端電阻Rterm_UP的阻抗取決于第一、第二和第三開啟電阻Ru0、Ru1和Ru2的組合。
第一關(guān)閉電阻Rd0通過(guò)NMOS晶體管1920耦合到節(jié)點(diǎn)ND和地電壓VSSQ，第二關(guān)閉電阻Rd1通過(guò)NMOS晶體管1940耦合到節(jié)點(diǎn)ND和地電壓VSSQ，而第三關(guān)閉電阻Rd2通過(guò)NMOS晶體管1960耦合到ND和地電壓VSSQ。
分別響應(yīng)控制信號(hào)DOWN、SD1和SD2，打開或關(guān)閉NMOS晶體管1920、1940和1960。
最好是，在默認(rèn)狀態(tài)，將MOS晶體管1930和1940打開而將MOS晶體管1950和1950關(guān)閉。或者是，在默認(rèn)狀態(tài)，可以將MOS晶體管1930和1940關(guān)閉而將MOS晶體管1950和1950打開。
最好是，設(shè)計(jì)一個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，使得按如下設(shè)置第一、第二和第三關(guān)閉電阻Rd0、Rd1和Rd2的阻抗。將第一關(guān)閉電阻Rd0的阻抗設(shè)置得比預(yù)定的目標(biāo)值稍大。當(dāng)?shù)诙P(guān)閉電阻Rd1與第一關(guān)閉電阻Rd0并聯(lián)時(shí)，將其阻抗設(shè)置為預(yù)定的目標(biāo)值。當(dāng)?shù)谌P(guān)閉電阻Rd2與第一關(guān)閉電阻Rd0和第二關(guān)閉電阻Rd1并聯(lián)時(shí)，將其阻抗設(shè)置得比預(yù)定的目標(biāo)值稍小。相應(yīng)地，終端電阻Rterm_DN的阻抗取決于第一、第二和第三關(guān)閉電阻Rd0、Rd1和Rd2的組合。
圖20示出具有一個(gè)保險(xiǎn)絲的控制信號(hào)產(chǎn)生電路的例子。參考圖20，控制信號(hào)產(chǎn)生電路2000包括多個(gè)晶體管2010、2030和2040、一個(gè)保險(xiǎn)絲2020、一個(gè)邏輯門2050。
PMOS晶體管2010耦合在電源電壓VDDQ與保險(xiǎn)絲2020一端之間。加電信號(hào)VCCHB被輸入到PMOS晶體管2010的一個(gè)柵極。NMOS晶體管2030連接在保險(xiǎn)絲2020的另一端與地電壓VSSQ之間。加電信號(hào)VCCHB被輸入到NMOS晶體管2030的一個(gè)柵極。如圖20中所示，加電信號(hào)VCCHB的電平增加預(yù)定的時(shí)，然后下降并保持低電平。
保險(xiǎn)絲2020連接在PMOS晶體管1020的漏極與NMOS晶體管2030的漏極之間?？梢杂酶鞣N方法將保險(xiǎn)絲2020切斷，例如，用激光?？梢杂萌劢z鏈(make-link)或抗涌熔絲(anti-fuse)來(lái)實(shí)現(xiàn)保險(xiǎn)絲2020。
邏輯門2050接收加電信號(hào)VCCHB和來(lái)自NMOS晶體管2030的漏極的信號(hào)，執(zhí)行一個(gè)非(NOR)操作，并輸出結(jié)果F1。
NMOS晶體管2040連接在NMOS晶體管2030的漏極與地電源VSSQ之間，且具有連接于邏輯門2050的一個(gè)輸出的柵極。
參考圖20，自保險(xiǎn)絲2020被切斷并施加加電信號(hào)VCCHB時(shí)經(jīng)過(guò)一段預(yù)定時(shí)間之后，邏輯門2050的輸出信號(hào)F1處于邏輯高電平。相比較，自保險(xiǎn)絲未被切斷并執(zhí)行加電信號(hào)VCCHB時(shí)經(jīng)過(guò)一段預(yù)定時(shí)間之后，邏輯門2050的輸出信號(hào)F1處于邏輯低電平。
圖21示出了具有一個(gè)保險(xiǎn)絲的控制信號(hào)產(chǎn)生電路的另一個(gè)例子。參考圖21，控制信號(hào)產(chǎn)生電路2000’還包括位于圖20的控制信號(hào)產(chǎn)生電路2000的輸出端的反相器2060。當(dāng)控制信號(hào)產(chǎn)生電路2000’的保險(xiǎn)絲2020未被切斷時(shí)，反相器2060的輸出信號(hào)F2處于邏輯高電平。當(dāng)控制信號(hào)產(chǎn)生電路2000’的保險(xiǎn)絲3030被切斷時(shí)，反相器2060的輸出信號(hào)F2處于邏輯低電平。
參考圖19和21，將詳細(xì)描述調(diào)整終端電阻Rterm_UP和Rterm_DN的阻抗至預(yù)定的目標(biāo)值。當(dāng)在半導(dǎo)體芯片中安裝所有的電阻Ru0、Ru1、Ru2、Rd0、Rd1和Rd2時(shí)，通過(guò)使用檢測(cè)器在檢測(cè)模式下測(cè)量第一開啟電阻Ru0的阻抗和第一關(guān)閉電阻Rd0的阻抗。
在這里，由于制造過(guò)程中的差異，第一開啟電阻Ru0的阻抗會(huì)不同于第一關(guān)閉電阻Rd0的阻抗。當(dāng)PMOS晶體管1910與NMOS晶體管1920不匹配時(shí)，第一開啟電阻Ru0的阻抗會(huì)不同于第一關(guān)閉電阻Rd0的阻抗。這種在第一開啟電阻Ru0和第一關(guān)閉電阻Rd0之間的阻抗上的差異使信號(hào)的完整性惡化。
當(dāng)在測(cè)試模式中測(cè)量第一開啟電阻Ru0的阻抗時(shí)，NMOS晶體管1920、1940和1960就關(guān)閉。當(dāng)在測(cè)試模式中測(cè)量第一關(guān)閉電阻Rd0的阻抗時(shí)，PMOS晶體管1910、1930和1950就關(guān)閉。
把第一開啟電阻Ru0的測(cè)量阻抗與終端電阻Rterm_UP的預(yù)定的目標(biāo)值相比較，并恰當(dāng)?shù)厍袛鄨D20和圖21的保險(xiǎn)絲2020。輸出信號(hào)F1和F2的邏輯狀態(tài)由保險(xiǎn)絲2020是否被切斷來(lái)決定。
向MOS晶體管1930、1940、1950和1960輸入的信號(hào)的初始狀態(tài)為如下所述。MOS晶體管1930和1960的每一個(gè)的柵極接收?qǐng)D20的控制信號(hào)產(chǎn)生電路2000的輸出信號(hào)F1，而MOS晶體管1940和1950的每一個(gè)的柵極接收?qǐng)D21的控制信號(hào)產(chǎn)生電路2000’的輸出信號(hào)F2。
在保險(xiǎn)絲未被切斷的初始狀態(tài)中，打開MOS晶體管1930和1940，而關(guān)閉MOS晶體管1950和1960。
當(dāng)?shù)谝婚_啟電阻Ru0的測(cè)量阻抗大于終端電阻Rterm_UP的預(yù)定的目標(biāo)值，并且與PMOS晶體管1950的柵極相連接的控制信號(hào)產(chǎn)生電路2000’的保險(xiǎn)絲2020被斷開時(shí)，控制信號(hào)Su2被關(guān)閉(例如，處于邏輯低)。相應(yīng)地，第三開啟電阻Ru2并聯(lián)連接到第一開啟電阻Ru0和第二開啟電阻Ru1，并且，終端電阻Rterm_UP的阻抗降低到接近于預(yù)定的目標(biāo)值。
相比較，當(dāng)?shù)谝婚_啟電阻Ru0的測(cè)量阻抗小于終端電阻Rterm_UP的預(yù)定的目標(biāo)值，并且與PMOS晶體管1930的柵極相連接的控制信號(hào)產(chǎn)生電路2000的保險(xiǎn)絲2020被斷開時(shí)，控制信號(hào)Su1被開啟，且第二開啟電阻Ru1與第一開啟電阻Ru0斷開。相應(yīng)地，終端電阻Rterm_UP的阻抗上升到接近于預(yù)定的目標(biāo)值。
當(dāng)?shù)谝魂P(guān)閉電阻Rd0的測(cè)量阻抗大于終端電阻Rterm_DOWN的預(yù)定的目標(biāo)值，并且與NMOS晶體管1960的柵極相連接的控制信號(hào)產(chǎn)生電路2000的保險(xiǎn)絲2020被斷開時(shí)，控制信號(hào)Sd2被開啟。相應(yīng)地，第三關(guān)閉電阻Rd2并聯(lián)連接到第一關(guān)閉電阻Rd0和第二關(guān)閉電阻Rd1，并且，終端電阻Rterm_DN的阻抗下降到接近于預(yù)定的目標(biāo)值。
相比較，當(dāng)?shù)谝魂P(guān)閉電阻Rd0的測(cè)量阻抗小于終端電阻Rterm_DOWN的預(yù)定的目標(biāo)值，并且與NMOS晶體管1940的柵極相連接的控制信號(hào)產(chǎn)生電路2000’的保險(xiǎn)絲2020被斷開時(shí)，控制信號(hào)Sd1被關(guān)閉，且第二關(guān)閉電阻Rd1與第一關(guān)閉電阻Rd0斷開。相應(yīng)地，終端電阻Rterm_DN的阻抗上升到接近于預(yù)定的目標(biāo)值。
參考附圖19，雖然終端電阻Rterm_UP和Rterm_DN分別被說(shuō)明為包括兩個(gè)電阻Ru1和Ru2，與Rd1和Rd2，以便調(diào)節(jié)其阻抗，但本實(shí)施例是用于說(shuō)明目的，而并非意圖限制本發(fā)明的范圍。而且，為了精確地調(diào)節(jié)其阻抗，終端電阻Rterm_UP和Rterm_DN的每一個(gè)可以包括多個(gè)電阻。
在檢測(cè)模式下可以用預(yù)定的查尋表來(lái)決定是否切斷保險(xiǎn)絲2020。
根據(jù)本發(fā)明，可以用一個(gè)模式寄存器組(MRS)來(lái)產(chǎn)生控制信號(hào)UP、Su1、Su2、DOWN、Sd1和Sd2。根據(jù)本發(fā)明，終端電阻Rterm_UP和Rterm_DN的每一個(gè)的阻抗可以在芯片測(cè)試過(guò)程中或芯片封裝后被調(diào)整到預(yù)定的目標(biāo)值。
根據(jù)本發(fā)明，可以有效地調(diào)節(jié)終端電阻Rterm_UP和Rterm_DN的每一個(gè)的阻抗，從而增加存儲(chǔ)系統(tǒng)的信號(hào)完整性。
雖然已經(jīng)參考優(yōu)選實(shí)施例描述了本發(fā)明，但優(yōu)選實(shí)施例僅是用于描述性目的。由于在不脫離本發(fā)明的精神和范圍內(nèi)對(duì)上述實(shí)施例的修改，對(duì)于本領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)是顯然的，所以，所附權(quán)利要求的范圍不能被解釋為僅限于這些實(shí)施例。
如上所述的，在根據(jù)本發(fā)明的用于控制積極終端電阻的裝置和方法中，不用考慮延遲鎖定環(huán)路(DLL)或位相鎖定環(huán)路(PLL)的工作模式，即可控制終端電阻的開/關(guān)，從而減小了數(shù)據(jù)泡沫。
根據(jù)本發(fā)明的用于控制積極終端電阻的裝置有利地增加了具有短截線總線結(jié)構(gòu)的存儲(chǔ)系統(tǒng)的數(shù)據(jù)速率?？梢杂行У卣{(diào)節(jié)終端電阻Rterm_UP和Rterm_DN的每一個(gè)的阻抗，從而改善了存儲(chǔ)系統(tǒng)的信號(hào)完整性。
權(quán)利要求
1.一種安裝在存儲(chǔ)電路中的緩沖電路，包括信號(hào)終端；同步輸入緩沖器，具有耦合到所述的信號(hào)終端的一個(gè)輸入端；異步輸入緩沖器，具有耦合到所述的信號(hào)終端的一個(gè)輸入端；以及開關(guān)電路，其依據(jù)存儲(chǔ)電路的工作模式選擇地輸出所述的同步輸入緩沖器的輸出或所述的異步輸入緩沖器的輸出。
2.如權(quán)利要求1的電路，其中，開關(guān)電路的輸出開啟(enable)和關(guān)閉(disable)存儲(chǔ)電路的終端電阻。
3.如權(quán)利要求2的電路，其中，開關(guān)電路響應(yīng)由存儲(chǔ)電路外部提供的工作模式信號(hào)，以選擇地輸出所述的同步輸入緩沖器的輸出或所述的異步輸入緩沖器的輸出。
4.如權(quán)利要求1的電路，其中，開關(guān)電路響應(yīng)存儲(chǔ)在存儲(chǔ)電路的模式寄存器內(nèi)的值，以選擇地輸出所述的同步輸入緩沖器的輸出或所述的異步輸入緩沖器的輸出。
5.一種安裝在存儲(chǔ)電路中的積極終端電路，包括終端電阻，其為存儲(chǔ)電路提供終端阻抗；以及控制電路，其接收外部提供的積極終端控制信號(hào)，并響應(yīng)積極終端控制信號(hào)，選擇地接通和斷開終端電阻；其中，所述的控制電路包括同步輸入緩沖器和異步輸入緩沖器，其每一個(gè)都接收積極終端控制信號(hào)；以及開關(guān)電路，其依據(jù)存儲(chǔ)電路的工作模式選擇地輸出所述的同步輸入緩沖器的輸出或所述的異步輸入緩沖器的輸出；并且，其中所述的開關(guān)電路的輸出控制所述的終端電阻的開/關(guān)狀態(tài)。
6.如權(quán)利要求5的電路，其中，當(dāng)存儲(chǔ)電路處在積極工作模式下時(shí)，開關(guān)電路選擇同步輸入緩沖器的輸出；而當(dāng)存儲(chǔ)電路處在待命或掉電工作模式下時(shí)，開關(guān)電路選擇異步輸入緩沖器的輸出。
7.如權(quán)利要求5的電路，其中，存儲(chǔ)電路是單列直插式(single in-line)存儲(chǔ)模塊的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)。
8.如權(quán)利要求5的電路，其中，存儲(chǔ)電路是雙列直插式(dual in-line)存儲(chǔ)模塊的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。
9.一種安裝在存儲(chǔ)電路中的積極終端電路，包括終端電阻，其為存儲(chǔ)電路提供終端阻抗；模式寄存器，其存儲(chǔ)用于指示存儲(chǔ)電路的工作模式的數(shù)據(jù)；以及控制電路，接收外部提供的積極終端控制信號(hào)和模式寄存器的輸出；其中，所述的控制電路包括同步輸入緩沖器和異步輸入緩沖器，其每一個(gè)都接收積極終端控制信號(hào)；以及開關(guān)電路，其依據(jù)所述的模式寄存器的輸出選擇地輸出所述的同步輸入緩沖器的輸出或所述的異步輸入緩沖器的輸出；并且，其中所述的開關(guān)電路的輸出控制所述的終端電阻的開/關(guān)狀態(tài)。
10.如權(quán)利要求9的電路，其中，當(dāng)模式寄存器的輸出指示存儲(chǔ)電路處在積極工作模式下時(shí)時(shí)，開關(guān)電路選擇同步輸入緩沖器的輸出；而當(dāng)模式寄存器的輸出指示存儲(chǔ)電路處在待命或掉電工作模式下時(shí)，開關(guān)電路選擇異步輸入緩沖器的輸出。
11.如權(quán)利要求9的電路，其中，存儲(chǔ)電路是單列直插式存儲(chǔ)模塊的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。
12.如權(quán)利要求9的電路，其中，存儲(chǔ)電路是雙列直插式存儲(chǔ)模塊的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。
13.一種存儲(chǔ)系統(tǒng)，包括總線；耦合到所述的總線的多個(gè)存儲(chǔ)電路；耦合到所述的總線的芯片組，其為所述的存儲(chǔ)電路提供多個(gè)積極終端控制信號(hào)；其中，多個(gè)存儲(chǔ)電路的每一個(gè)都包括終端電阻和控制電路，并且其中所述的控制電路接收由其存儲(chǔ)電路提供的積極終端控制信號(hào)，并響應(yīng)積極終端控制信號(hào)，選擇地接通和斷開終端電阻。其中，所述的控制電路包括同步輸入緩沖器和異步輸入緩沖器，其每一個(gè)都接收積極終端控制信號(hào)；以及開關(guān)電路，其依據(jù)包含所述的同步輸入緩沖器和所述的異步輸入緩沖器的存儲(chǔ)電路的工作模式而選擇所述的同步輸入緩沖器的輸出或所述的異步輸入緩沖器的輸出中的一個(gè)；并且，其中所述的開關(guān)電路的輸出控制所述的終端電阻的開和關(guān)狀態(tài)。
14.如權(quán)利要求13的存儲(chǔ)系統(tǒng)，其中，當(dāng)存儲(chǔ)電路處在積極工作模式下時(shí)，開關(guān)電路選擇同步輸入緩沖器的輸出；而當(dāng)存儲(chǔ)電路處在待命或掉電工作模式下時(shí)，開關(guān)電路就選擇異步輸入緩沖器的輸出。
15.如權(quán)利要求13的存儲(chǔ)系統(tǒng)，還包括多個(gè)存儲(chǔ)模塊，其每一個(gè)具有安裝到其上的多個(gè)存儲(chǔ)電路之中的至少一個(gè)，其中多個(gè)積極終端控制信號(hào)分別施加到多個(gè)存儲(chǔ)模塊的存儲(chǔ)電路中，使得每一個(gè)存儲(chǔ)模塊的存儲(chǔ)電路接收多個(gè)積極終端控制信號(hào)之中的相同的一個(gè)。
16.如權(quán)利要求14的存儲(chǔ)系統(tǒng)，還包括多個(gè)存儲(chǔ)模塊，其每一個(gè)具有安裝到其上的多個(gè)存儲(chǔ)電路之中的至少一個(gè)，其中多個(gè)積極終端控制信號(hào)分別施加到多個(gè)存儲(chǔ)模塊的存儲(chǔ)電路中，使得每一個(gè)存儲(chǔ)模塊的存儲(chǔ)電路接收多個(gè)積極終端控制信號(hào)之中的不同的一個(gè)。
17.如權(quán)利要求14的存儲(chǔ)系統(tǒng)，其中，多個(gè)存儲(chǔ)電路是安裝在雙列直插式存儲(chǔ)模塊中的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器電路。
18.一種存儲(chǔ)系統(tǒng)，包括總線；耦合到所述的總線的多個(gè)存儲(chǔ)電路；耦合到所述的總線的芯片組，其為所述的存儲(chǔ)電路提供多個(gè)積極終端控制信號(hào)；其中，多個(gè)存儲(chǔ)電路的每一個(gè)包括終端電阻、控制電路、和模式寄存器，所述的模式寄存器存儲(chǔ)用于指示存儲(chǔ)電路的工作模式的數(shù)據(jù)；其中，所述的控制電路包括同步輸入緩沖器和異步輸入緩沖器，其每一個(gè)都接收積極終端控制信號(hào)；以及開關(guān)電路，其依據(jù)模式寄存器的數(shù)據(jù)而選擇所述的同步輸入緩沖器的輸出或所述的異步輸入緩沖器的輸出之中的一個(gè)；并且，其中所述的開關(guān)電路的輸出控制所述的終端電阻的開和關(guān)狀態(tài)。
19.如權(quán)利要求18的存儲(chǔ)系統(tǒng)，還包括多個(gè)存儲(chǔ)模塊，每一個(gè)具有安裝到其上的多個(gè)存儲(chǔ)電路之中的至少一個(gè)，其中多個(gè)積極終端控制信號(hào)分別施加到多個(gè)存儲(chǔ)模塊的存儲(chǔ)電路中，使得每一個(gè)存儲(chǔ)模塊的存儲(chǔ)電路接收多個(gè)積極終端控制信號(hào)之中的相同的一個(gè)。
20.如權(quán)利要求18的存儲(chǔ)系統(tǒng)，其中，當(dāng)安裝在相對(duì)應(yīng)的存儲(chǔ)模塊的至少一側(cè)上的多個(gè)存儲(chǔ)電路處在積極工作模式下時(shí)，所述的開關(guān)電路就選擇所述的同步輸入緩沖器的輸出；而當(dāng)相對(duì)應(yīng)的存儲(chǔ)模塊的所有的存儲(chǔ)電路處在待命或掉電工作模式下時(shí)，所述的開關(guān)電路就選擇所述的異步輸入緩沖器的輸出。
21.如權(quán)利要求18的存儲(chǔ)系統(tǒng)，其中，多個(gè)存儲(chǔ)電路是安裝在雙列直插式存儲(chǔ)模塊中的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器電路。
22.一種用于控制存儲(chǔ)電路的工作的方法施加一個(gè)輸入信號(hào)到存儲(chǔ)電路的同步輸入緩沖器和異步輸入緩沖器；以及依據(jù)存儲(chǔ)電路的工作模式而選擇地輸出同步輸入緩沖器的輸出或異步輸入緩沖器的輸出。
23.如權(quán)利要求22的方法，還包括依據(jù)所選擇的同步輸入緩沖器或異步輸入緩沖器的輸出，開啟和關(guān)閉存儲(chǔ)電路的終端阻抗。
24.如權(quán)利要求23的方法，還包括接收由存儲(chǔ)電路外部提供的工作模式信號(hào)，其中工作模式信號(hào)的值控制對(duì)同步輸入緩沖器的輸出或異步輸入緩沖器的輸出的選擇輸出。
25.如權(quán)利要求23的方法，還包括接收存儲(chǔ)在存儲(chǔ)電路的模式寄存器中的值，其中模式寄存器的值控制對(duì)同步輸入緩沖器的輸出或異步輸入緩沖器的輸出的選擇輸出。
26.一種控制存儲(chǔ)電路的終端電阻的開/關(guān)狀態(tài)的方法，所述的方法包括施加一個(gè)積極終端控制信號(hào)同時(shí)到存儲(chǔ)電路的同步輸入緩沖器和異步輸入緩沖器；當(dāng)存儲(chǔ)電路處在積極工作模式下時(shí)，選擇同步輸入緩沖器的輸出；而當(dāng)存儲(chǔ)電路處在待命或掉電工作模式下時(shí)，選擇異步輸入緩沖器的輸出；以及依據(jù)同步輸入緩沖器的輸出或異步輸入緩沖器的輸出之中的所選擇的一個(gè)而設(shè)置終端電阻的開/關(guān)狀態(tài)。
27.一種控制在存儲(chǔ)系統(tǒng)中的多個(gè)存儲(chǔ)電路的多個(gè)終端電阻的方法，該存儲(chǔ)系統(tǒng)具有連接到數(shù)據(jù)總線的多個(gè)存儲(chǔ)模塊，每一個(gè)存儲(chǔ)模塊用于安裝多個(gè)存儲(chǔ)電路之中的至少一個(gè)到其上，所述的方法包括施加一個(gè)積極終端控制信號(hào)同時(shí)到每一個(gè)存儲(chǔ)模塊的每一個(gè)存儲(chǔ)電路的同步輸入緩沖器和異步輸入緩沖器；在每一個(gè)存儲(chǔ)電路中，當(dāng)存儲(chǔ)電路處在積極工作模式下時(shí)，選擇同步輸入緩沖器的輸出；而當(dāng)存儲(chǔ)電路處在待命或掉電工作模式下時(shí)，選擇異步輸入緩沖器的輸出；以及在每一個(gè)存儲(chǔ)電路中，依據(jù)同步輸入緩沖器的輸出或異步輸入緩沖器的輸出之中所選擇的一個(gè)而設(shè)置終端電阻的開/關(guān)狀態(tài)。
28.一種控制在存儲(chǔ)系統(tǒng)中的多個(gè)存儲(chǔ)電路的多個(gè)終端電阻的方法，該存儲(chǔ)系統(tǒng)具有連接到數(shù)據(jù)總線的至少一個(gè)第一存儲(chǔ)模塊和一個(gè)第二存儲(chǔ)模塊，每一個(gè)存儲(chǔ)模塊用于安裝多個(gè)存儲(chǔ)電路之中的至少一個(gè)到其上，所述的方法包括響應(yīng)第一存儲(chǔ)模塊的讀/寫指令，向第二存儲(chǔ)模塊的每個(gè)存儲(chǔ)電路發(fā)送積極終端控制信號(hào)；施加一個(gè)積極終端控制信號(hào)同時(shí)到第二存儲(chǔ)模塊的每一個(gè)存儲(chǔ)電路的同步輸入緩沖器和異步輸入緩沖器；在第二存儲(chǔ)模塊的每一個(gè)存儲(chǔ)電路中，當(dāng)?shù)诙鎯?chǔ)模塊處在積極工作模式下時(shí)，選擇同步輸入緩沖器的輸出；當(dāng)?shù)诙鎯?chǔ)模塊處在待命或掉電工作模式下時(shí)，選擇異步輸入緩沖器的輸出；以及在第二存儲(chǔ)模塊的每一個(gè)存儲(chǔ)電路中，依據(jù)同步輸入緩沖器的輸出或異步輸入緩沖器的輸出之中所選擇的一個(gè)而設(shè)置終端電阻的開/關(guān)狀態(tài)。
29.一種安裝在存儲(chǔ)電路中的終端電阻，用于為存儲(chǔ)電路提供終端阻抗，該終端電阻包括一個(gè)節(jié)點(diǎn)；連接在電源電壓與所述的節(jié)點(diǎn)之間的響應(yīng)相對(duì)應(yīng)的控制信號(hào)的多個(gè)第一終端電阻；以及連接在地電壓與所述的節(jié)點(diǎn)之間的響應(yīng)相對(duì)應(yīng)的控制信號(hào)的多個(gè)第二終端電阻。
30.如權(quán)利要求29的終端電阻，其中，響應(yīng)相對(duì)應(yīng)的控制信號(hào)，通過(guò)連接在所述的節(jié)點(diǎn)和電源電壓之間的多個(gè)第一終端電阻來(lái)調(diào)節(jié)所述的節(jié)點(diǎn)與電源電壓之間的阻抗。
31.如權(quán)利要求29的終端電阻，其中，響應(yīng)相對(duì)應(yīng)的控制信號(hào)，通過(guò)連接在所述的節(jié)點(diǎn)和地電壓之間的多個(gè)第二終端電阻來(lái)調(diào)節(jié)所述的節(jié)點(diǎn)與地電壓之間的阻抗。
32.一種安裝在存儲(chǔ)電路中的終端電阻，用于為存儲(chǔ)電路提供終端阻抗，該終端電阻包括一個(gè)節(jié)點(diǎn)；連接在電源電壓與所述的節(jié)點(diǎn)之間的第一開啟(UP)電阻；連接在電源電壓與所述的節(jié)點(diǎn)之間的響應(yīng)第一控制信號(hào)的第二開啟電阻，以及連接在電源電壓與所述的節(jié)點(diǎn)之間的響應(yīng)第二控制信號(hào)的第三開啟電阻。
33.如權(quán)利要求32的終端電阻，還包括連接在地電壓與所述的節(jié)點(diǎn)之間的第一關(guān)閉(DOWN)電阻；連接在地電壓與所述的節(jié)點(diǎn)之間的響應(yīng)第三控制信號(hào)的第二關(guān)閉電阻；連接在地電壓與所述的節(jié)點(diǎn)之間的響應(yīng)第四控制信號(hào)的第三關(guān)閉電阻。
34.如權(quán)利要求32的終端電阻，還包括第一開關(guān)電路，其響應(yīng)開啟信號(hào)，切換電源電壓到第一開啟電阻；第二開關(guān)電路，其響應(yīng)第一控制信號(hào)，切換電源電壓到第二開啟電阻；以及第三開關(guān)電路，其響應(yīng)第二控制信號(hào)，切換電源電壓到第三開啟電阻。
35.如權(quán)利要求34的終端電阻，還包括第四開關(guān)電路，其響應(yīng)關(guān)閉信號(hào)，切換第一關(guān)閉電阻到地電壓；第五開關(guān)電路，其響應(yīng)第三控制信號(hào)，切換第二關(guān)閉電阻到地電壓；以及第六開關(guān)電路，其響應(yīng)第四控制信號(hào)，切換第三關(guān)閉電阻到地電壓。
36.如權(quán)利要求35的終端電阻，其中，第一到第六開關(guān)電路是金屬氧化物半導(dǎo)體(MOS)晶體管。
37.一種用于調(diào)節(jié)安裝在存儲(chǔ)電路中的終端電阻的阻抗以便為存儲(chǔ)電路提供終端阻抗的方法，該方法包括響應(yīng)相對(duì)應(yīng)的控制信號(hào)，測(cè)量多個(gè)第一終端電阻之中的一個(gè)的阻抗，所述的多個(gè)第一終端電阻連接在電源電壓與一個(gè)節(jié)點(diǎn)之間；使用所測(cè)量的阻抗響應(yīng)相對(duì)應(yīng)的控制信號(hào)，調(diào)節(jié)連接在電源電壓與該節(jié)點(diǎn)之間的第一終端電阻的數(shù)量。
38.如權(quán)利要求37的方法，還包括響應(yīng)相對(duì)應(yīng)的控制信號(hào)，測(cè)量多個(gè)第二終端電阻之中的一個(gè)的阻抗，所述的多個(gè)第二終端電阻連接在地電壓與該節(jié)點(diǎn)之間；使用所測(cè)量的阻抗響應(yīng)相對(duì)應(yīng)的控制信號(hào)，調(diào)節(jié)連接在地電壓與該節(jié)點(diǎn)之間的第二終端電阻的數(shù)量。
全文摘要
提供一種用于積極(active)終端電阻的控制裝置及其方法，能夠控制動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)的積極終端電阻的開/關(guān)狀態(tài)而不必考慮安裝在存儲(chǔ)模塊中的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的工作模式。安裝在存儲(chǔ)電路中的緩沖電路包括信號(hào)終端；具有耦合到信號(hào)終端的一個(gè)輸入端的同步輸入緩沖器；具有耦合到信號(hào)終端的一個(gè)輸入端的異步輸入緩沖器；以及依據(jù)存儲(chǔ)電路的工作模式選擇地輸出同步輸入緩沖器的輸出或異步輸入緩沖器的輸出的開關(guān)電路。用來(lái)控制積極終端電阻的裝置及其方法，能夠控制積極終端電阻的開/關(guān)而不必考慮延遲鎖定環(huán)路或相位鎖定環(huán)路的工作模式，從而減少數(shù)據(jù)泡沫(bubble)。
文檔編號(hào)G11C11/4063GK1417805SQ0215751
公開日2003年5月14日 申請(qǐng)日期2002年10月19日 優(yōu)先權(quán)日2001年10月19日
發(fā)明者慶桂顯 申請(qǐng)人:三星電子株式會(huì)社