專(zhuān)利名稱(chēng)：有源端接電路以及控制外部集成電路端子的阻抗的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路，并且更具體地，涉及用于有效地控制外部可接入的集成電路端子的輸入阻抗的方法及電路。
背景技術(shù)：
集成電路通過(guò)各種設(shè)計(jì)的外部可接入的集成電路端子來(lái)接收信號(hào)。在某些集成電路中，輸入端子之輸入阻抗的大小并不關(guān)鍵。在其它集成電路中，尤其是高速工作的存儲(chǔ)設(shè)備，必須控制至少一些輸入端子的輸入阻抗，以獲得最佳性能。


圖1顯示了能夠優(yōu)選地使用根據(jù)本發(fā)明的一個(gè)或多個(gè)有源端接電路實(shí)施例的常規(guī)存儲(chǔ)設(shè)備。圖1所示的存儲(chǔ)設(shè)備是一同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(“SDRAM”)10，雖然有源端接電路也可以用于其它存儲(chǔ)設(shè)備以及其它集成電路中。SDRAM 10包括地址寄存器12，其通過(guò)地址輸入緩沖器16接收地址總線14上的行地址或列地址。地址總線14通常耦合于存儲(chǔ)控制器(未示出)。通常，行地址最初由地址寄存器12接收，并被加到行地址復(fù)用器18上。根據(jù)構(gòu)成部分行地址的存儲(chǔ)地址位的狀態(tài)，行地址復(fù)用器18將行地址耦合到與兩個(gè)存儲(chǔ)體20、22中的任何一個(gè)相關(guān)的多個(gè)元件上。與存儲(chǔ)體20、22的每個(gè)相關(guān)的是各自的行地址鎖存器26，其存儲(chǔ)行地址，以及行解碼器28，其根據(jù)存儲(chǔ)的行地址把各種信號(hào)加到各自的存儲(chǔ)體20或22上。行地址復(fù)用器18還把行地址耦合到行地址鎖存器26上，以更新存儲(chǔ)體20、22中的存儲(chǔ)單元。由更新計(jì)數(shù)器30生成行地址，用于更新目的，更新計(jì)數(shù)器30受更新控制器32的控制。
在已經(jīng)將行地址加到地址寄存器12上并將其存入行地址鎖存器26其中之一后，把列地址加到地址寄存器12上。地址寄存器12將列地址耦合到列地址鎖存器40上。根據(jù)SDRAM 10的操作模式，將列地址或者通過(guò)脈沖串計(jì)數(shù)器42耦合到列地址緩沖器44上，或者耦合到脈沖串計(jì)數(shù)器42上，脈沖串計(jì)數(shù)器42從由地址寄存器12輸出的列地址開(kāi)始，將一列地址序列加到列地址緩沖器44上。在任一種情況中，列地址緩沖器44都向列解碼器48提供一列地址，列解碼器48把各種列信號(hào)加到用于各個(gè)存儲(chǔ)體20、22的各個(gè)檢測(cè)放大器以及相關(guān)的列電路50、52上。
將從存儲(chǔ)體20、22之一讀出的數(shù)據(jù)分別耦合到用于存儲(chǔ)體20、22其中之一的列電路50、52上。然后將該數(shù)據(jù)耦合到數(shù)據(jù)輸出寄存器56上，數(shù)據(jù)輸出寄存器56通過(guò)數(shù)據(jù)輸入緩沖器59和數(shù)據(jù)輸出緩沖器60把該數(shù)據(jù)加到數(shù)據(jù)總線58上。將要寫(xiě)入存儲(chǔ)體20、22之一的數(shù)據(jù)通過(guò)數(shù)據(jù)輸入寄存器62從數(shù)據(jù)總線58耦合到列電路50、52上，然后分別通過(guò)列電路50、52內(nèi)的字線驅(qū)動(dòng)器電路，將該數(shù)據(jù)傳送給存儲(chǔ)體20、22其中一個(gè)?？梢允褂闷帘渭拇嫫?4來(lái)選擇性地改變流入和流出列電路50、52的數(shù)據(jù)，例如通過(guò)選擇性地屏蔽要從存儲(chǔ)體20、22讀出的數(shù)據(jù)。
由命令解碼器68響應(yīng)于在控制總線70上接收的、并通過(guò)命令輸入緩沖器72耦合到命令解碼器上的高電平命令信號(hào)來(lái)控制上述SDRAM10的工作。通常由存儲(chǔ)控制器(未在圖1示出)生成的這些高電平命令信號(hào)是時(shí)鐘啟動(dòng)信號(hào)CKE*、時(shí)鐘信號(hào)CLK、片選信號(hào)CS*、寫(xiě)啟動(dòng)信號(hào)WE*、列地址選通信號(hào)CAS*、以及行地址選通信號(hào)RAS*，“*”指明該信號(hào)為低電平有效或求反。命令解碼器68響應(yīng)高電平命令信號(hào)而生成命令信號(hào)序列，以完成每個(gè)高電平命令信號(hào)所指定的功能(例如，讀或?qū)?。這些命令信號(hào)，以及它們完成其各自功能的方式都是常規(guī)的。因此，為了簡(jiǎn)潔起見(jiàn)，將省略對(duì)這些控制信號(hào)的進(jìn)一步解釋。
每個(gè)輸入緩沖器16、59、72都包括一各自的端接電路90，端接電路90與各自的外部可接入輸入端子耦合，并且確定輸入緩沖器的輸入阻抗。常規(guī)的端接電路90包括，例如電阻器以及被偏置到接通狀態(tài)的NMOS和PMOS晶體管。在過(guò)去，難于有效地控制輸入端子的輸入阻抗。由晶體管和其它元件提供的電阻能夠隨著處理過(guò)程的變化以及工作溫度而改變，從而使得難于精確地控制輸入阻抗。通過(guò)在制造商使用熔線(fusible links)等等期間改變電路構(gòu)形能夠在一定程度上補(bǔ)償處理過(guò)程的變化。然而，用這種方式來(lái)補(bǔ)償處理過(guò)程的變化會(huì)增加包含在端接電路內(nèi)的元件數(shù)量，并可能增加制造步驟的數(shù)量。此外，對(duì)處理過(guò)程的變化的補(bǔ)償并不補(bǔ)償溫度的變化。因此，輸入阻抗能夠隨溫度的改變而變化。使用PMOS或NMOS晶體管的常規(guī)端接電路的另一個(gè)問(wèn)題是，晶體管的有效阻抗隨源漏電壓而變化，因此使得晶體管的阻抗對(duì)電源電壓的變化很敏感。
一種相對(duì)復(fù)雜的電路(未示出)能夠用來(lái)實(shí)現(xiàn)精確控制輸入阻抗的有源端接電路90。然而，為常規(guī)集成電路(諸如SDRAM 10)的多個(gè)輸入端子的每一個(gè)提供一相對(duì)復(fù)雜的端接電路90會(huì)大大增加集成電路內(nèi)的電路數(shù)量。
因此，需要一種使用相對(duì)少的電路并且盡管處理、溫度和電源電壓有變化還能夠精確控制輸入端子的輸入阻抗的電路及方法。
發(fā)明概述一種控制諸如存儲(chǔ)設(shè)備的集成電路內(nèi)的多個(gè)外部可接入輸入端子的輸入阻抗的有源端接電路及方法。每個(gè)外部可接入輸入端子都耦合于各自的第一可變阻抗器件以及各自的第二可變阻抗器件。利用適合的手段將第一可變阻抗器件其中之一的阻抗與第一預(yù)定阻抗進(jìn)行比較，例如通過(guò)從第一可變阻抗器件與第一預(yù)定阻抗構(gòu)成的分壓器中產(chǎn)生一反饋信號(hào)。類(lèi)似地，利用適合的手段將第二可變阻抗器件其中之一的阻抗與第二預(yù)定阻抗進(jìn)行比較，例如通過(guò)從第二可變阻抗器件與第二預(yù)定阻抗構(gòu)成的分壓器中產(chǎn)生一反饋信號(hào)。基于這些比較，所有第一可變阻抗器件的阻抗以及所有第二可變阻抗器件的阻抗都被進(jìn)行調(diào)整。更準(zhǔn)確地說(shuō)，所有第一可變阻抗器件的阻抗都被調(diào)整，使得它們與第一預(yù)定阻抗具有預(yù)定的關(guān)系，所有第二可變阻抗器件的阻抗都被調(diào)整，使得它們與第二預(yù)定阻抗具有預(yù)定的關(guān)系。每個(gè)可變阻抗都可以是一不斷變化的阻抗器件、選擇性地彼此并聯(lián)耦合的多個(gè)固定阻抗器件、或某些其它的可變阻抗器件。
附圖的簡(jiǎn)要說(shuō)明圖1是常規(guī)SDRAM集成電路的方框圖，其具有耦合于各個(gè)輸入端子用于控制輸入端子的輸入阻抗的端接電路。
圖2是本發(fā)明一實(shí)施例的端接電路的示意圖，該端接電路可用于圖1的SDRAM或其它集成電路。
圖3是表示響應(yīng)于電源電壓的電平變化在圖2的端接電路內(nèi)的各種節(jié)點(diǎn)上的電壓的波形圖。
圖4是本發(fā)明另一實(shí)施例的端接電路的示意圖，該端接電路可用于圖1的SDRAM或其它集成電路。
圖5是使用含有圖2或圖3的有源端接電路的圖1的存儲(chǔ)設(shè)備的計(jì)算機(jī)系統(tǒng)的方框圖。
本發(fā)明的詳細(xì)說(shuō)明圖2示出了有源端接電路100的一個(gè)實(shí)施例。有源端接電路100是一模擬電路，包括PMOS晶體管102a-n以及NMOS晶體管104a-n，它們耦合于例如圖1的SDRAM 10的集成電路的多個(gè)輸入端子108a-n中相應(yīng)的一個(gè)。所有PMOS晶體管102a-n的柵極都彼此耦合并耦合于控制電路110的第一輸出，其提供第一輸出電壓VO1。類(lèi)似地，所有NMOS晶體管104a-n的柵極都彼此耦合并耦合于控制電路110的第二輸出，其提供第二輸出電壓VO2。通過(guò)對(duì)于每個(gè)輸入端子108a-n只使用兩個(gè)晶體管102a-n、104a-n，并使用單一的控制電路110來(lái)對(duì)所有晶體管102a-n、104a-n提供信號(hào)，只需要用相對(duì)少的電路來(lái)控制所有輸入端子108a-n的輸入阻抗。在此方式中，輸出電壓VO1和VO2被調(diào)整，以保持在輸入端子108a-n上的恒定輸入阻抗而不管處理過(guò)程的變化以及溫度和電源電壓Vcc的變化，下面將和控制電路110的說(shuō)明一起來(lái)解釋這一方式。
控制電路110包括差動(dòng)放大器112，其由一對(duì)NMOS輸入晶體管120、122，一對(duì)耦合作為電流反射鏡的PMOS負(fù)載晶體管126、128，以及共同牽拉流過(guò)輸入晶體管120、122的恒定電流的NMOS晶體管130構(gòu)成。差動(dòng)放大器112的輸出耦合到PMOS晶體管134的柵極并進(jìn)而耦合到緩沖器136的輸入上。緩沖器136的輸出耦合到各個(gè)PMOS晶體管102a-n的柵極上，如先前已解釋的那樣。
PMOS晶體管134與電源電壓Vcc和地之間的電阻器138串聯(lián)連接。PMOS晶體管134和電阻器138構(gòu)成產(chǎn)生反饋電壓VF的分壓器，反饋電壓VF加到輸入晶體管122的柵極上。另一輸入晶體管120的柵極耦合于參考電壓VREF，該參考電壓VREF可以是電源電壓Vcc的二分之一，但是也可以具有其它值。
控制電路110還包括第二差動(dòng)放大器142，其使用與差動(dòng)放大器112同樣的并按照相同方式工作的元件，并且具有相同的參考數(shù)字。差動(dòng)放大器142的第一輸出耦合于NMOS晶體管144的柵極并進(jìn)而耦合到緩沖器146的輸入上。緩沖器146的輸出耦合到各個(gè)NMOS晶體管104a-n的柵極上，同樣如先前已解釋的那樣。
NMOS晶體管144與電源電壓Vcc和地之間的電阻器148串聯(lián)連接，以構(gòu)成分壓器。由分壓器產(chǎn)生的反饋電壓VF耦合于差動(dòng)放大器142內(nèi)的輸入晶體管122的柵極。差動(dòng)放大器142的另一輸入晶體管120的柵極耦合于參考電壓VREF。然而要注意，構(gòu)成第一分壓器的PMOS晶體管134和電阻器138的順序與構(gòu)成第二分壓器的NMOS晶體管144和電阻器148的順序相反。結(jié)果，第一輸出電壓VO1隨著PMOS晶體管134的阻抗增大而減小，而第二輸出電壓VO2隨著NMOS晶體管144的阻抗增大而增大。
在工作中，差動(dòng)放大器112調(diào)整輸出電壓VO1，以使PMOS晶體管134具有引起反饋電壓VF等于參考電壓VREF的電阻。如果參考電壓VREF等于電源電壓VCC的二分之一，則PMOS晶體管134的阻抗將等于電阻器138的電阻。PMOS晶體管134的阻抗的增大引起反饋電壓VF減小，這將引起差動(dòng)放大器112減小輸出電壓VO1。耦合于PMOS晶體管134的柵極的降低的輸出電壓VO1減小了PMOS晶體管134的阻抗，使得反饋電壓VF的大小又等于參考電壓VREF的大小。
差動(dòng)放大器142基本上按同樣的方式工作，以保持NMOS晶體管144的阻抗等于電阻器148的電阻。更準(zhǔn)確地說(shuō)，NMOS晶體管144阻抗的任何減小都引起反饋電壓VF值的減小。差動(dòng)放大器142通過(guò)減小輸出電壓VO2而響應(yīng)減小的反饋電壓VF，這使NMOS晶體管144的阻抗增大直到反饋電壓VF的大小再次等于參考電壓VREF的大小。
盡管已經(jīng)相對(duì)于等于電源電壓VCC的二分之一大小的參考電壓VREF的大小解釋了控制電路110，但是應(yīng)當(dāng)理解，參考電壓與電源電壓的大小可以具有其它的關(guān)系。例如，如果參考電壓VREF的大小等于電源電壓VCC的三分之二，則PMOS晶體管的阻抗將是電阻器138的電阻的二分之一，以及NMOS晶體管144的阻抗將是電阻器148的電阻的二分之一。只要電阻器138、148的電阻彼此相等，PMOS晶體管134的阻抗就仍將等于NMOS晶體管144的阻抗。
盡管PMOS晶體管102a-n和NMOS晶體管104a-n的電特性會(huì)隨著處理過(guò)程的變化、溫度以及電源電壓而改變，但是期待PMOS晶體管134和NMOS晶體管144的同樣的電特性能夠按基本上相同的方式隨處理過(guò)程的變化而改變。因此，有源端接電路100將基本上對(duì)處理過(guò)程、溫度和電源電壓的變化不敏感。
參照?qǐng)D3A-G，現(xiàn)在解釋有源端接電路100對(duì)電源電壓VCC的變化不敏感的這種方式。當(dāng)如圖3A所示電源電壓VCC為1.6伏，并且如圖3B所示參考電壓VREF為VCC的二分之一或0.8伏時(shí)，如圖3C所示，反饋電壓VF也為VCC的二分之一或0.8伏。在這種情況中，如圖3D所示，將由差動(dòng)放大器112將輸出電壓VO1調(diào)整到1.24伏，該電壓是使PMOS晶體管134的阻抗等于電阻器138的電阻所需的電壓。以類(lèi)似的方式，如圖3E所示，差動(dòng)放大器142將產(chǎn)生0.38伏的電壓VO2，該電壓是使NMOS晶體管144的阻抗等于電阻器148的電阻所需的電壓。PMOS晶體管102的阻抗則將大約等于NMOS晶體管104的阻抗，以便輸入端子108上的電壓VOUT將大約等于VCC的二分之一或0.8伏。如圖3F所示，在一個(gè)實(shí)施例中，該電壓為0.808伏。最后，如圖3G所示，通過(guò)PMOS晶體管102與各自的NMOS晶體管104的每個(gè)串聯(lián)組合的電流IO將是2.66毫安。
每個(gè)PMOS晶體管102與每個(gè)NMOS晶體管104的阻抗等于跨接在每個(gè)晶體管102、104上的電壓除以流過(guò)晶體管102、104的電流。對(duì)于PMOS晶體管102，跨接在晶體管102上的電壓為0.792伏，這樣PMOS晶體管102的阻抗能夠用0.792伏與2.66毫安之比計(jì)算為298歐姆。按照類(lèi)似的方式，NMOS晶體管104的阻抗能夠計(jì)算為跨接在晶體管104上的電壓0.808伏與流過(guò)晶體管104的電流2.66毫安之比，或是304歐姆。這樣，輸入端子108的輸入阻抗將是兩個(gè)晶體管102、104并聯(lián)的阻抗，或基本上為150歐姆。
如果如圖3A所示，電源電壓VCC增大到1.8伏，則參考電壓和反饋電壓將相應(yīng)地增大，這樣差動(dòng)放大器112就將產(chǎn)生等于1.29伏的輸出電壓VO1，以及差動(dòng)放大器142將產(chǎn)生等于0.54伏的輸出電壓VO2，分別如圖3D和3E所示。盡管加到PMOS晶體管134的柵極上的電壓從1.24伏增大到1.29伏，即增加了0.05伏，但是電源電壓VCC已經(jīng)更大程度地增大，即從1.6伏增大到1.8伏，或是增大0.2伏。結(jié)果，PMOS晶體管134的柵源電壓增大了0.15伏，即比0.2伏少0.05伏。該增大的柵源電壓將流過(guò)晶體管134的電流增大到3毫安，如圖3G所示。然而，因?yàn)檩斎攵俗?08上的電壓已經(jīng)增大到0.906伏，如圖3F所示，所以跨接在PMOS晶體管134上的電壓已經(jīng)增大到0.894伏。PMOS晶體管102的阻抗就能夠用0.894伏與3毫安之比計(jì)算為298歐姆，該阻抗與先前對(duì)于1.6伏的電源電壓VCC計(jì)算出的阻抗相同。類(lèi)似地，每個(gè)NMOS晶體管104的阻抗能夠用跨接在晶體管104上的0.906伏電壓與流過(guò)晶體管104的電流3毫安之比計(jì)算為302歐姆，該阻抗基本上與對(duì)于1.6伏的電源電壓VCC計(jì)算出的阻抗304歐姆相同。
如果如圖3A所示電源電壓VCC增大到2伏，則能夠按照與上述相同的方式計(jì)算出每個(gè)PMOS晶體管102的阻抗為299歐姆，即跨接在晶體管102上的1伏除以3.34毫安。能夠按照與上述相同的方式計(jì)算出每個(gè)NMOS晶體管104的阻抗也為299歐姆，即跨接在晶體管104上的1伏除以3.34毫安。因此，可以看出，每個(gè)輸入端子108上的輸入阻抗基本上對(duì)電源電壓VCC的變化不敏感。
圖4示出有源端接電路200的另一個(gè)實(shí)施例。與圖2的模擬有源端接電路100不同，圖4的有源端接電路是數(shù)字電路。每個(gè)輸入端子8a-n耦合到一組彼此并聯(lián)耦合的PMOS晶體管204a-n的漏極上，并耦合到一組彼此并聯(lián)耦合的NMOS晶體管208a-n的漏極上。PMOS晶體管204a-n的源極耦合于電源電壓VCC，而NMOS晶體管208a-n的源極接地。PMOS晶體管204a-n的柵極耦合于第一控制電路210，而NMOS晶體管208a-n的柵極耦合于第二控制電路216。
在工作中，每個(gè)輸入端子8a-n上的電壓由相對(duì)于NMOS晶體管208a-n并聯(lián)組合之阻抗的PMOS晶體管204a-n并聯(lián)組合之阻抗來(lái)確定。為每個(gè)輸入端子8a-n提供一組PMOS晶體管204a-n與一組NMOS晶體管208a-n。輸入端子8a-n上的輸入阻抗由彼此并聯(lián)的PMOS晶體管204a-n的并聯(lián)組合與NMOS晶體管208a-n的并聯(lián)組合來(lái)確定。如下面詳細(xì)解釋的，第一控制電路210選擇性地接通多個(gè)PMOS晶體管204a-n，第二控制電路216選擇性地接通多個(gè)NMOS晶體管208a-n，以使PMOS晶體管204a-n的并聯(lián)組合的阻抗以及NMOS晶體管208a-n的并聯(lián)組合的阻抗都基本上等于一預(yù)定的阻抗。結(jié)果，輸入端子8a-n上的輸入阻抗被設(shè)置成預(yù)定值。
第一控制電路210與第二控制電路216在結(jié)構(gòu)和功能上基本上相同。第一控制電路210與第二控制電路216之間僅有的重要區(qū)別是，第一控制電路210包括耦合在電源電壓VCC與電阻器222之間的PMOS晶體管220的并聯(lián)組合，電阻器222接地，而第二控制電路216包括耦合在地與電阻器228之間的NMOS晶體管226的并聯(lián)組合，電阻器228接電源電壓VCC。
控制電路210、216的每個(gè)都包括第一比較器230和第二比較器232。反饋電壓VF加到第一比較器230的“+”輸入以及第二比較器232的“-”輸入上。第一比較器230還接收第一參考電壓VREF+，而第二比較器232還接收第二參考電壓VREF-。第一參考電壓VREF+的大小略大于第二參考電壓VREF-的大小。如下面所解釋的那樣，第一參考電壓的大小與第二參考電壓VREF-的大小之間的差異建立起了一個(gè)靜區(qū)。在圖4的有源端接電路200中，該靜區(qū)最好集中在大約是電源電壓VCC的二分之一的那個(gè)電壓上。當(dāng)反饋電壓VF處于靜區(qū)內(nèi)時(shí)，被接通的晶體管220、226的數(shù)目不發(fā)生變化。當(dāng)反饋電壓VF處于靜區(qū)外時(shí)，依據(jù)反饋電壓VF是高于還是低于靜區(qū)，被接通的晶體管220、226的數(shù)目或增大或減小。
比較器230、232的輸出加到各自的NAND門(mén)236、238的一輸入上。每個(gè)NAND門(mén)236、238的一輸入還接收來(lái)自振蕩器240的輸出。NAND門(mén)236、238各自的輸出加到加/減計(jì)數(shù)器246上。但是，NAND門(mén)236的輸出加到第一控制電路210內(nèi)的計(jì)數(shù)器246的“DN”輸入上，以及加到第二控制電路216內(nèi)的計(jì)數(shù)器246的“UP”輸入上。而且，NAND門(mén)238的輸出加到第一控制電路210內(nèi)的計(jì)數(shù)器246的“UP”輸入上，以及加到第二控制電路216內(nèi)的計(jì)數(shù)器246的“DN”輸入上。
現(xiàn)在將首先參照第一控制電路210來(lái)解釋控制電路210、216的工作。當(dāng)反饋電壓VF的大小大于參考電壓VREF+的大小時(shí)，由從反饋電壓VF與參考電壓VREF+之間的正比較(positive comparison)產(chǎn)生的比較器230的高輸出啟動(dòng)NAND門(mén)236。結(jié)果，來(lái)自振蕩器240的脈沖通過(guò)NAND門(mén)236耦合到計(jì)數(shù)器246的“DN”輸入上。然后計(jì)數(shù)器246遞減其計(jì)數(shù)。PMOS晶體管220的接通阻抗最好按二進(jìn)制方式彼此不同，以使最左邊的PMOS晶體管220的接通阻抗是其右邊的PMOS晶體管220的接通阻抗的二分之一，并且最右邊的PMOS晶體管220的接通阻抗是其左邊的PMOS晶體管220的接通阻抗的兩倍。耦合于輸入端子108a-n的PMOS晶體管204a-n按照相同的方式變化。結(jié)果，PMOS晶體管220及204a-n的并聯(lián)組合的阻抗將對(duì)應(yīng)于計(jì)數(shù)器246的計(jì)數(shù)。因此，如先前解釋的那樣，當(dāng)計(jì)數(shù)器246響應(yīng)于反饋電壓VF大于參考電壓VREF+而遞減時(shí)，PMOS晶體管220及204a-n的并聯(lián)組合的阻抗增大。當(dāng)PMOS晶體管220的阻抗增大時(shí)，反饋電壓VF將被降低到處于靜區(qū)內(nèi)的某一電壓。
控制電路210按照類(lèi)似的方式響應(yīng)反饋電壓VF低于靜區(qū)。特別地，當(dāng)反饋電壓VF的大小小于參考電壓VREF-的大小時(shí)，由參考電壓VREF-與反饋電壓VF之間的正比較結(jié)果啟動(dòng)NAND門(mén)238。結(jié)果，來(lái)自振蕩器240的脈沖被選通到計(jì)數(shù)器246的“UP”輸入上。然后計(jì)數(shù)器246的計(jì)數(shù)遞增，由此接通另外的PMOS晶體管220以及204a-n。被接通的另外的PMOS晶體管220增加反饋電壓直到它為處于靜區(qū)內(nèi)的一個(gè)電壓。
如上所述，靜區(qū)最好集中在電源電壓VCC的二分之一大小處。當(dāng)反饋電壓VF集中在靜區(qū)內(nèi)時(shí)，即在二分之一VCC處時(shí)，PMOS晶體管220以及204a-n的并聯(lián)組合的阻抗將等于電阻器222的電阻。耦合于輸入端子8a-n的PMOS晶體管204a-n與PMOS晶體管220相同并按照與PMOS晶體管220同樣的處理來(lái)構(gòu)成。因此每個(gè)PMOS晶體管204a-n的并聯(lián)組合的阻抗也將等于電阻器222的電阻。
控制電路216按照與控制電路210基本相同的方式工作。如同在控制電路210內(nèi)的那樣，當(dāng)反饋電壓VF的大小大于參考電壓VREF+的大小時(shí)，將啟動(dòng)NAND門(mén)236，而當(dāng)反饋電壓VF的大小小于參考電壓VREF-的大小時(shí)，將啟動(dòng)NAND門(mén)238。當(dāng)反饋電壓VF的大小大于參考電壓VREF+的大小時(shí)，計(jì)數(shù)器246將遞增，以增加被接通的NMOS晶體管226的數(shù)量。因此NMOS晶體管226以及208a-n的并聯(lián)組合的阻抗將減小，這將降低反饋電壓VF的大小，以使它處于靜區(qū)內(nèi)。當(dāng)反饋電壓VF的大小小于參考電壓VREF-的大小時(shí)，計(jì)數(shù)器246將遞減，以減小被接通的NMOS晶體管226的數(shù)量。因此NMOS晶體管226以及208a-n的并聯(lián)組合的阻抗將增大，這將增大反饋電壓VF的大小，以使它處于靜區(qū)內(nèi)。在此方式中，把NMOS晶體管226以及208a-n的并聯(lián)組合的阻抗設(shè)置成等于電阻器228的電阻。假設(shè)電阻器222、228的電阻彼此相等，則耦合于各自的輸入端子8a-n的各個(gè)PMOS晶體管204a-n的并聯(lián)組合的阻抗將等于耦合于同一輸入端子8a-n的各個(gè)NMOS晶體管208a-n的并聯(lián)組合的阻抗。
如同圖2的有源端接電路100一樣，圖4的有源端接電路200也能夠只使用單一的一對(duì)用于所有輸入端子8a-n的控制電路210、216來(lái)精確地控制在各個(gè)輸入端子8a-n上的阻抗及偏壓電平。此外，只要參考電壓跟蹤電源電壓VCC的變化，諸如通過(guò)使用分壓器從電源電壓VCC產(chǎn)生，那么各個(gè)輸入端子8a-n上的輸入阻抗將對(duì)電源電壓VCC的變化不敏感。最后，因?yàn)镻MOS晶體管204a-n與PMOS晶體管220相同并按照與PMOS晶體管220同樣的處理來(lái)構(gòu)成，并且NMOS晶體管208a-n與NMOS晶體管226相同并按照與NMOS晶體管226同樣的處理來(lái)構(gòu)成，所以各個(gè)輸入端子8a-n上的阻抗基本上對(duì)處理過(guò)程的變化不敏感。
圖5說(shuō)明計(jì)算機(jī)系統(tǒng)300的一個(gè)例子，其使用圖1的SDRAM 10和根據(jù)本發(fā)明一個(gè)實(shí)施例的耦合于至少一些其外部可接入的輸入端子的有源端接電路。計(jì)算機(jī)系統(tǒng)包括處理器302，用于完成各種計(jì)算功能，諸如執(zhí)行特定軟件，以便完成特定的計(jì)算或是任務(wù)。處理器302包括處理器總線304，其通常包括地址總線14、數(shù)據(jù)總線58以及控制總線70。另外，計(jì)算機(jī)系統(tǒng)300包括一個(gè)或多個(gè)輸入設(shè)備314，諸如鍵盤(pán)或鼠標(biāo)，與處理器302耦合以允許操作員與計(jì)算機(jī)系統(tǒng)300交互。通常，計(jì)算機(jī)系統(tǒng)300還包括一個(gè)或多個(gè)耦合于處理器302的輸出設(shè)備316，這些輸出設(shè)備典型地是打印機(jī)或視頻終端。一個(gè)或多個(gè)數(shù)據(jù)存儲(chǔ)設(shè)備318也典型地耦合于處理器302，以允許處理器302存儲(chǔ)數(shù)據(jù)或是從內(nèi)部或外部存儲(chǔ)介質(zhì)(未示出)檢索數(shù)據(jù)。典型存儲(chǔ)設(shè)備318的例子包括硬盤(pán)或軟盤(pán)、盒式磁帶以及光盤(pán)只讀存儲(chǔ)器(CD-ROM)。處理器302還典型地耦合于高速緩沖存儲(chǔ)器326，高速緩沖存儲(chǔ)器326通常為靜態(tài)隨機(jī)存取存儲(chǔ)器(“SRAM”)，并通過(guò)存儲(chǔ)控制器330耦合于SDRAM 10。存儲(chǔ)控制器330通常包括耦合于SDRAM 10的控制總線70和地址總線14。數(shù)據(jù)總線58可以直接地(如示出的)通過(guò)存儲(chǔ)控制器330而耦合于處理器總線304，或是采用某些其它手段來(lái)耦合于處理器總線304。盡管圖5所示的計(jì)算機(jī)系統(tǒng)300使用SDRAM存儲(chǔ)設(shè)備，但是應(yīng)當(dāng)理解，計(jì)算機(jī)系統(tǒng)可以替換地使用具有耦合于根據(jù)本發(fā)明各種實(shí)施例的有源端接電路的外部可接入輸入端子的存儲(chǔ)設(shè)備的其它類(lèi)型。而且，處理器302的輸入端子可以包括根據(jù)本發(fā)明各種實(shí)施例的有源端接電路。
從上文將可以理解，盡管這里出于說(shuō)明目的已經(jīng)描述了本發(fā)明的具體實(shí)施例，但是可以做出各種修改而不偏離本發(fā)明的精神和范圍。例如，可以使用一固定阻抗的元件(諸如一電阻器)，具有替代PMOS晶體管耦合于電源電壓、或是替代NMOS晶體管耦合于地的相對(duì)高的阻抗。輸入端子的阻抗就可以由較低阻抗的NMOS或PMOS晶體管來(lái)控制。因此，除了如附帶的權(quán)利要求所限制的之外，本發(fā)明不受其它限制。
權(quán)利要求
1.一種有源端接電路，用于將多個(gè)輸入端子的輸入阻抗設(shè)置為一預(yù)定值，該有源端接電路包括第一可控阻抗器件，耦合在第一電源電壓與所述多個(gè)輸入端子其中對(duì)應(yīng)的一個(gè)之間，該第一可控阻抗器件的阻抗受第一阻抗控制信號(hào)的控制；第二可控阻抗器件，耦合在第二電源電壓與所述多個(gè)輸入端子其中對(duì)應(yīng)的一個(gè)之間，該第二可控阻抗器件的阻抗受第二阻抗控制信號(hào)的控制；第一控制電路，被耦合以向所有第一可控阻抗器件提供第一阻抗控制信號(hào)，該第一控制電路包括第三可控阻抗器件，耦合在第三電源電壓與第一反饋節(jié)點(diǎn)之間，該第三可控阻抗器件的阻抗受所述第一阻抗控制信號(hào)的控制；第一預(yù)定電阻，耦合在所述第一反饋節(jié)點(diǎn)與第四電源電壓之間，所述第三可控阻抗器件與所述第一預(yù)定電阻構(gòu)成所述第三與第四電源電壓之間的一個(gè)分壓器，以產(chǎn)生在所述第一反饋節(jié)點(diǎn)上的第一反饋電壓；以及第一比較器電路，將所述第一反饋電壓與一第一參考電壓相比較，該第一比較器電路引起所述第一阻抗控制信號(hào)改變，使得所述第一反饋電壓基本上等于所述第一參考電壓；以及第二控制電路，被耦合以向所有第二可控阻抗器件提供所述第二阻抗控制信號(hào)，該第二控制電路包括第二預(yù)定電阻，耦合在第五電源電壓與第二反饋節(jié)點(diǎn)之間，第四可控阻抗器件，耦合在所述第二反饋節(jié)點(diǎn)與第六電源電壓之間，該第四可控阻抗器件的阻抗受所述第二阻抗控制信號(hào)的控制，所述第二預(yù)定電阻與所述第四可控阻抗器件構(gòu)成在所述第五與第六電源電壓之間的一個(gè)分壓器，用以產(chǎn)生在所述第二反饋節(jié)點(diǎn)上的第二反饋電壓；以及第二比較器電路，將所述第二反饋電壓與一第二參考電壓進(jìn)行比較，該第二比較器電路引起所述第二阻抗控制信號(hào)改變，使得所述第二反饋電壓基本上等于所述第二參考電壓。
2.權(quán)利要求1的有源端接電路，其中，所述第一、第三和第五電源電壓包括一電源電壓，以及其中，所述第二、第四和第六電源電壓包括接地電位。
3.權(quán)利要求2的有源端接電路，其中，所述第一和第二參考電壓包括該電源電壓的一半。
4.權(quán)利要求1的有源端接電路，其中，所述第一可控阻抗器件和所述第三可控阻抗器件包括相同的可控阻抗器件。
5.權(quán)利要求4的有源端接電路，其中，所述第一可控阻抗器件和所述第三可控阻抗器件包括相同的MOSFET晶體管。
6.權(quán)利要求1的有源端接電路，其中，所述第二可控阻抗器件和所述第四可控阻抗器件包括相同的可控阻抗器件。
7.權(quán)利要求6的有源端接電路，其中，所述第一可控阻抗器件和所述第三可控阻抗器件包括相同的MOSFET晶體管。
8.權(quán)利要求1的有源端接電路，其中所述第一比較器電路包括第一差動(dòng)放大器，該第一差動(dòng)放大器產(chǎn)生對(duì)應(yīng)于所述第一反饋信號(hào)與所述第一參考信號(hào)之間的差異的第一比較信號(hào)，所述第一阻抗控制信號(hào)對(duì)應(yīng)于所述第一比較信號(hào)；以及所述第二比較器電路包括第二差動(dòng)放大器，該第二差動(dòng)放大器產(chǎn)生對(duì)應(yīng)于所述第二反饋信號(hào)與所述第二參考信號(hào)之間的差異的第一比較信號(hào)，所述第二阻抗控制信號(hào)對(duì)應(yīng)于所述第二比較信號(hào)。
9.權(quán)利要求1的有源端接電路，其中，所述第一可控阻抗器件和所述第三可控阻抗器件每個(gè)包括多個(gè)彼此并聯(lián)耦合的MOSFET晶體管，并且其中所述第一阻抗控制信號(hào)選擇性地接通在各多個(gè)MOSFET晶體管內(nèi)的可變數(shù)量的MOSFET晶體管，以改變所述第一和第三可控阻抗器件的阻抗。
10.權(quán)利要求1的有源端接電路，其中，所述可控阻抗器件包括各自的電壓控制的阻抗器件。
11.一種有源端接電路，用于將多個(gè)輸入端子的輸入阻抗設(shè)置為一預(yù)定值，該有源端接電路包括第一可控阻抗器件，耦合在第一電源電壓與所述多個(gè)輸入端子其中對(duì)應(yīng)一個(gè)之間，所述第一可控阻抗器件的阻抗受一阻抗控制信號(hào)的控制；一阻抗器件，耦合在第二電源電壓與所述多個(gè)輸入端子其中對(duì)應(yīng)一個(gè)之間；一控制電路，被耦合以向所有第一可控阻抗器件提供所述阻抗控制信號(hào)，所述第一控制電路包括第二可控阻抗器件，耦合在第三電源電壓與一反饋節(jié)點(diǎn)之間，所述第二可控阻抗器件的阻抗受所述阻抗控制信號(hào)的控制；一預(yù)定電阻，耦合在所述反饋節(jié)點(diǎn)與第四電源電壓之間，所述第二可控阻抗器件與所述預(yù)定電阻構(gòu)成在所述第三與第四電源電壓之間的一個(gè)分壓器，用以產(chǎn)生在所述反饋節(jié)點(diǎn)上的一反饋電壓；以及一比較器電路，比較所述反饋電壓與一參考電壓，所述比較器電路引起所述阻抗控制信號(hào)改變，使得所述反饋電壓基本上等于所述參考電壓。
12.權(quán)利要求11的有源端接電路，其中，每個(gè)阻抗器件都包括第三可控阻抗器件，所述第三可控阻抗器件的阻抗受第二阻抗控制信號(hào)的控制。
13.權(quán)利要求11的有源端接電路，其中，所述第一和第三電源電壓包括一電源電壓，以及其中所述第二和第四電源電壓包括接地電位。
14.權(quán)利要求13的有源端接電路，其中，所述參考電壓包括該電源電壓的一半。
15.權(quán)利要求11的有源端接電路，其中，所述第一可控阻抗器件和所述第二可控阻抗器件包括相同的可控阻抗器件。
16.權(quán)利要求15的有源端接電路，其中，所述第一可控阻抗器件和所述第二可控阻抗器件包括相同的MOSFET晶體管。
17.權(quán)利要求11的有源端接電路，其中，所述比較器電路包括一差動(dòng)放大器，該差動(dòng)放大器產(chǎn)生對(duì)應(yīng)于所述反饋信號(hào)與所述參考信號(hào)之間的差異的一比較信號(hào)，所述阻抗控制信號(hào)對(duì)應(yīng)于所述比較信號(hào)。
18.權(quán)利要求11的有源端接電路，其中，所述第一可控阻抗器件和所述第二可控阻抗器件每個(gè)包括多個(gè)彼此并聯(lián)耦合的MOSFET晶體管，以及其中所述阻抗控制信號(hào)選擇性地接通在各多個(gè)MOSFET晶體管內(nèi)的可變數(shù)量的MOSFET晶體管，以改變所述第一和第二可控阻抗器件的阻抗。
19.權(quán)利要求11的有源端接電路，其中，所述可控阻抗器件包括各自的電壓控制的阻抗器件。
20.一種有源端接電路，用于將多個(gè)輸入端子的輸入阻抗設(shè)置成一預(yù)定值，該有源端接電路包括至少一個(gè)PMOS晶體管，耦合在第一電源電壓與所述多個(gè)輸入端子其中對(duì)應(yīng)的一個(gè)之間，所述至少一個(gè)PMOS晶體管的阻抗受第一阻抗控制信號(hào)的控制；至少一個(gè)NMOS晶體管，耦合在第二電源電壓與所述多個(gè)輸入端子其中對(duì)應(yīng)一個(gè)之間，所述至少一個(gè)NMOS晶體管的阻抗受第二阻抗控制信號(hào)的控制；第一控制電路，被耦合以向所有PMOS晶體管提供所述第一阻抗控制信號(hào)，該第一控制電路包括至少一個(gè)PMOS晶體管，耦合在所述第一電源電壓與第一反饋節(jié)點(diǎn)之間，所述至少一個(gè)PMOS晶體管的阻抗受所述第一阻抗控制信號(hào)的控制；第一預(yù)定電阻，耦合在所述第一反饋節(jié)點(diǎn)與所述第二電源電壓之間，所述至少一個(gè)PMOS晶體管與所述第一預(yù)定電阻構(gòu)成在所述第一與第二電源電壓之間的一個(gè)分壓器，用以產(chǎn)生在所述第一反饋節(jié)點(diǎn)上的第一反饋電壓；以及第一比較器電路，比較所述第一反饋電壓與第一參考電壓，該第一比較器電路引起所述第一阻抗控制信號(hào)改變，以控制所述至少一個(gè)PMOS晶體管的阻抗，使得所述第一反饋電壓基本上等于所述第一參考電壓；以及第二控制電路，被耦合以向所述至少一個(gè)NMOS晶體管提供所述第二阻抗控制信號(hào)，該第二控制電路包括第二預(yù)定電阻，耦合在所述第一電源電壓與第二反饋節(jié)點(diǎn)之間；至少一個(gè)NMOS晶體管，耦合在所述第二反饋節(jié)點(diǎn)與所述第二電源電壓之間，所述至少一個(gè)NMOS晶體管的阻抗受所述第二阻抗控制信號(hào)的控制，所述第二預(yù)定電阻與所述至少一個(gè)NMOS晶體管構(gòu)成在所述第一與第二電源電壓之間的一個(gè)分壓器，用以產(chǎn)生在所述第二反饋節(jié)點(diǎn)上的第二反饋電壓；以及第二比較器電路，比較所述第二反饋電壓與所述第二參考電壓，所述第二比較器電路引起所述第二阻抗控制信號(hào)改變，以控制所述至少一個(gè)PMOS晶體管的阻抗，使得所述第二反饋電壓基本上等于所述第二參考電壓。
21.權(quán)利要求20的有源端接電路，其中，所述第一電源電壓包括一電源電壓，以及其中所述第二電源電壓包括接地電位。
22.權(quán)利要求21的有源端接電路，其中，所述第一和第二參考電壓包括該電源電壓的一半。
23.權(quán)利要求20的有源端接電路，其中，耦合于相應(yīng)的輸入端子的所述至少一個(gè)PMOS晶體管基本上彼此相同以及與第一控制電路內(nèi)的至少一個(gè)PMOS晶體管基本上相同，并且其中耦合于相應(yīng)的輸入端子的至少一個(gè)NMOS晶體管基本上彼此相同以及與第二控制電路內(nèi)的至少一個(gè)PMOS晶體管基本上相同。
24.權(quán)利要求20的有源端接電路，其中，所述第一控制電路內(nèi)的至少一個(gè)PMOS晶體管以及耦合于每個(gè)輸入端子的至少一個(gè)PMOS晶體管每個(gè)包括一單個(gè)的PMOS晶體管，其中，所述第二控制電路內(nèi)的至少一個(gè)NMOS晶體管以及耦合于每個(gè)輸入端子的至少一個(gè)NMOS晶體管各包括一單個(gè)的NMOS晶體管，并且其中所述第一和第二阻抗控制信號(hào)包括各自的模擬信號(hào)。
25.權(quán)利要求20的有源端接電路，其中，所述第一控制電路內(nèi)的至少一個(gè)PMOS晶體管以及耦合于每個(gè)輸入端子的至少一個(gè)PMOS晶體管各包括多個(gè)彼此并聯(lián)耦合的PMOS晶體管，其中所述第二控制電路內(nèi)的至少一個(gè)NMOS晶體管以及耦合于每個(gè)輸入端子的至少一個(gè)NMOS晶體管各包括多個(gè)彼此并聯(lián)耦合的NMOS晶體管，并且其中所述第一和第二阻抗控制信號(hào)包括各自的選擇性地接通可變數(shù)量的PMOS和NMOS晶體管的信號(hào)。
26.權(quán)利要求20的有源端接電路，其中所述第一比較器電路包括第一差動(dòng)放大器，該第一差動(dòng)放大器產(chǎn)生對(duì)應(yīng)于所述第一反饋信號(hào)與所述第一參考信號(hào)之間的差異的第一比較信號(hào)，所述第一阻抗控制信號(hào)對(duì)應(yīng)于所述第一比較信號(hào)；以及所述第二比較器電路包括第二差動(dòng)放大器，該第二差動(dòng)放大器產(chǎn)生對(duì)應(yīng)于所述第二反饋信號(hào)與所述第二參考信號(hào)之間的差異的第一比較信號(hào)，所述第二阻抗控制信號(hào)對(duì)應(yīng)于所述第二比較信號(hào)。
27.一種存儲(chǔ)設(shè)備，包括命令解碼器，通過(guò)外部可接入命令輸入端子接收存儲(chǔ)命令信號(hào)，該命令解碼器響應(yīng)于所述命令信號(hào)之預(yù)定組合產(chǎn)生存儲(chǔ)控制信號(hào)；地址解碼器，通過(guò)外部可接入地址輸入端子接收地址信號(hào)，該地址解碼器響應(yīng)于所述地址信號(hào)產(chǎn)生行和列尋址信號(hào)；至少一個(gè)存儲(chǔ)器陣列，所述至少一個(gè)存儲(chǔ)器陣列響應(yīng)于所述存儲(chǔ)控制信號(hào)將數(shù)據(jù)寫(xiě)入對(duì)應(yīng)于所述地址信號(hào)的位置以及從對(duì)應(yīng)于所述地址信號(hào)的位置讀出數(shù)據(jù)；數(shù)據(jù)路徑，延伸于多個(gè)外部可接入數(shù)據(jù)總線端子與所述存儲(chǔ)器陣列之間，用于將數(shù)據(jù)信號(hào)耦合到所述存儲(chǔ)器陣列、或耦合來(lái)自所述存儲(chǔ)器陣列的數(shù)據(jù)信號(hào)；以及有源端接電路，用于將多個(gè)輸入端子的輸入阻抗設(shè)置為一預(yù)定值，該有源端接電路包括第一可控阻抗器件，耦合在第一電源電壓與多個(gè)輸入端子其中對(duì)應(yīng)一個(gè)之間，所述第一可控阻抗器件的阻抗受第一阻抗控制信號(hào)的控制；第二可控阻抗器件，耦合在第二電源電壓與多個(gè)輸入端子其中對(duì)應(yīng)的一個(gè)之間，所述第二可控阻抗器件的阻抗受第二阻抗控制信號(hào)的控制；第一控制電路，被耦合以向所有第一可控阻抗器件提供所述第一阻抗控制信號(hào)，該第一控制電路包括第三可控阻抗器件，耦合在第三電源電壓與第一反饋節(jié)點(diǎn)之間，所述第三可控阻抗器件的阻抗受所述第一阻抗控制信號(hào)的控制；第一預(yù)定電阻，耦合在所述第一反饋節(jié)點(diǎn)與第四電源電壓之間，所述第三可控阻抗器件與所述第一預(yù)定電阻構(gòu)成在所述第三與第四電源電壓之間的一個(gè)分壓器，用以產(chǎn)生在所述第一反饋節(jié)點(diǎn)上的第一反饋電壓；以及第一比較器電路，比較所述第一反饋電壓與第一參考電壓，所述第一比較器電路引起所述第一阻抗控制信號(hào)改變，使得所述第一反饋電壓基本上等于所述第一參考電壓；以及第二控制電路，被耦合以向所有第二可控阻抗器件提供所述第二阻抗控制信號(hào)，所述第二控制電路包括第二預(yù)定電阻，耦合在第五電源電壓與第二反饋節(jié)點(diǎn)之間，第四可控阻抗器件，耦合在所述第二反饋節(jié)點(diǎn)與第六電源電壓之間，所述第四可控阻抗器件的阻抗受所述第二阻抗控制信號(hào)的控制，所述第二預(yù)定電阻與所述第四可控阻抗器件構(gòu)成在所述第五與第六電源電壓之間的一個(gè)分壓器，用以產(chǎn)生在所述第二反饋節(jié)點(diǎn)上的第二反饋電壓；以及第二比較器電路，比較所述第二反饋電壓與第二參考電壓，所述第二比較器電路引起所述第二阻抗控制信號(hào)改變，使得所述第二反饋電壓基本上等于所述第二參考電壓。
28.權(quán)利要求27的存儲(chǔ)設(shè)備，其中，所述命令及地址信號(hào)以含有所述命令信號(hào)和該地址信號(hào)的信息包耦合于所述存儲(chǔ)設(shè)備。
29.權(quán)利要求27的存儲(chǔ)設(shè)備，其中，所述第一、第三和第五電源電壓包括一電源電壓，并且其中所述第二、第四和第六電源電壓包括地電位。
30.權(quán)利要求29的存儲(chǔ)設(shè)備，其中所述第一和第二參考電壓包括該電源電壓的一半。
31.權(quán)利要求27的存儲(chǔ)設(shè)備，其中所述第一可控阻抗器件和所述第三可控阻抗器件包括相同的可控阻抗器件。
32.權(quán)利要求31的存儲(chǔ)設(shè)備，其中，所述第一可控阻抗器件和所述第三可控阻抗器件包括相同的MOSFET晶體管。
33.權(quán)利要求27的存儲(chǔ)設(shè)備，其中，所述第二可控阻抗器件和所述第四可控阻抗器件包括相同的可控阻抗器件。
34.權(quán)利要求33的存儲(chǔ)設(shè)備，其中，所述第一可控阻抗器件和所述第三可控阻抗器件包括相同的MOSFET晶體管。
35.權(quán)利要求27的存儲(chǔ)設(shè)備，其中所述第一比較器電路包括第一差動(dòng)放大器，所述第一差動(dòng)放大器產(chǎn)生對(duì)應(yīng)于所述第一反饋信號(hào)與所述第一參考信號(hào)之間的差異的第一比較信號(hào)，所述第一阻抗控制信號(hào)對(duì)應(yīng)于所述第一比較信號(hào)；以及所述第二比較器電路包括第二差動(dòng)放大器，所述第二差動(dòng)放大器生成對(duì)應(yīng)于所述第二反饋信號(hào)與所述第二參考信號(hào)之間的差異的第一比較信號(hào)，所述第二阻抗控制信號(hào)對(duì)應(yīng)于所述第二比較信號(hào)。
36.權(quán)利要求27的存儲(chǔ)設(shè)備，其中，所述第一可控阻抗器件和所述第三可控阻抗器件每個(gè)包括多個(gè)彼此并聯(lián)耦合的MOSFET晶體管，并且其中所述第一阻抗控制信號(hào)選擇性地接通在各多個(gè)MOSFET晶體管內(nèi)的可變數(shù)量的MOSFET晶體管，以改變所述第一和第三可控阻抗器件的阻抗。
37.權(quán)利要求27的存儲(chǔ)設(shè)備，其中，所述存儲(chǔ)設(shè)備包括一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。
38.權(quán)利要求27的存儲(chǔ)設(shè)備，其中，所述動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器包括一同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。
39.權(quán)利要求27的存儲(chǔ)設(shè)備，其中，所述可控阻抗器件包括各自的電壓控制的阻抗器件。
40.一種存儲(chǔ)設(shè)備，包括命令解碼器，通過(guò)外部可接入命令輸入端子接收存儲(chǔ)命令信號(hào)，所述命令解碼器響應(yīng)于所述命令信號(hào)之預(yù)定組合生成存儲(chǔ)控制信號(hào)；地址解碼器，通過(guò)外部可接入地址輸入端子接收地址信號(hào)，所述地址解碼器響應(yīng)于所述地址信號(hào)產(chǎn)生行和列尋址信號(hào)；至少一個(gè)存儲(chǔ)器陣列，所述至少一個(gè)存儲(chǔ)器陣列響應(yīng)于所述存儲(chǔ)控制信號(hào)把數(shù)據(jù)寫(xiě)入對(duì)應(yīng)于所述地址信號(hào)的位置以及從對(duì)應(yīng)于所述地址信號(hào)的位置讀出數(shù)據(jù)；數(shù)據(jù)路徑，延伸于多個(gè)外部可接入數(shù)據(jù)總線端子與所述存儲(chǔ)器陣列之間，用于將數(shù)據(jù)信號(hào)耦合到所述存儲(chǔ)器陣列、或耦合來(lái)自所述存儲(chǔ)器陣列的數(shù)據(jù)信號(hào)；以及有源端接電路，用于將多個(gè)輸入端子的輸入阻抗設(shè)置為一預(yù)定值，所述有源端接電路包括至少一個(gè)PMOS晶體管，耦合在第一電源電壓與多個(gè)輸入端子其中對(duì)應(yīng)的一個(gè)之間，所述至少一個(gè)PMOS晶體管的阻抗受第一阻抗控制信號(hào)的控制；至少一個(gè)NMOS晶體管，耦合在第二電源電壓與多個(gè)輸入端子其中對(duì)應(yīng)的一個(gè)之間，所述至少一個(gè)NMOS晶體管的阻抗受第二阻抗控制信號(hào)的控制；第一控制電路，被耦合以向所有PMOS晶體管提供所述第一阻抗控制信號(hào)，該第一控制電路包括至少一個(gè)PMOS晶體管，耦合在第一電源電壓與第一反饋節(jié)點(diǎn)之間，所述至少一個(gè)PMOS晶體管的阻抗受所述第一阻抗控制信號(hào)的控制；第一預(yù)定電阻，耦合在所述第一反饋節(jié)點(diǎn)與所述第二電源電壓之間，所述至少一個(gè)PMOS晶體管與所述第一預(yù)定電阻構(gòu)成在所述第一與第二電源電壓之間的一個(gè)分壓器，用以產(chǎn)生在所述第一反饋節(jié)點(diǎn)上的第一反饋電壓；以及第一比較器電路，比較所述第一反饋電壓與一第一參考電壓，所述第一比較器電路引起所述第一阻抗控制信號(hào)改變，以控制所述至少一個(gè)PMOS晶體管的阻抗，使得所述第一反饋電壓基本上等于所述第一參考電壓；以及第二控制電路，被耦合以向所述至少一個(gè)NMOS晶體管提供所述第二阻抗控制信號(hào)，所述第二控制電路包括第二預(yù)定電阻，耦合在所述第一電源電壓與所述第二反饋節(jié)點(diǎn)之間，至少一個(gè)NMOS晶體管，耦合在所述第二反饋節(jié)點(diǎn)與所述第二電源電壓之間，所述至少一個(gè)NMOS晶體管的阻抗受所述第二阻抗控制信號(hào)的控制，所述第二預(yù)定電阻與所述至少一個(gè)NMOS晶體管構(gòu)成在所述第一與第二電源電壓之間的一個(gè)分壓器，用以產(chǎn)生在所述第二反饋節(jié)點(diǎn)上的第二反饋電壓；以及第二比較器電路，比較所述第二反饋電壓與一第二參考電壓，所述第二比較器電路引起所述第二阻抗控制信號(hào)改變，以控制所述至少一個(gè)PMOS晶體管的阻抗，使得所述第二反饋電壓基本上等于所述第二參考電壓。
41.權(quán)利要求40的存儲(chǔ)設(shè)備，其中，所述命令及地址信號(hào)以含有所述命令信號(hào)和所述地址信號(hào)的一個(gè)信息包耦合于所述存儲(chǔ)設(shè)備。
42.權(quán)利要求40的存儲(chǔ)設(shè)備，其中，所述第一電源電壓包括一電源電壓，并且其中所述第二電源電壓包括地電位。
43.權(quán)利要求42的存儲(chǔ)設(shè)備，其中，所述第一和第二參考電壓包括二分之一的電源電壓。
44.權(quán)利要求40的存儲(chǔ)設(shè)備，其中，耦合于相應(yīng)的輸入端子的至少一個(gè)PMOS晶體管基本上彼此相同以及與第一控制電路內(nèi)的至少一個(gè)PMOS晶體管基本上相同，并且其中耦合于相應(yīng)的輸入端子的至少一個(gè)NMOS晶體管基本上彼此相同以及與第二控制電路內(nèi)的至少一個(gè)PMOS晶體管基本上相同。
45.權(quán)利要求40的存儲(chǔ)設(shè)備，其中，所述第一控制電路內(nèi)的至少一個(gè)PMOS晶體管以及耦合于每個(gè)輸入端子的至少一個(gè)PMOS晶體管每個(gè)包括一單個(gè)的PMOS晶體管，其中所述第二控制電路內(nèi)的至少一個(gè)NMOS晶體管以及耦合于每個(gè)輸入端子的至少一個(gè)NMOS晶體管每個(gè)包括一單個(gè)的NMOS晶體管，并且其中所述第一和第二阻抗控制信號(hào)包括相應(yīng)的模擬信號(hào)。
46.權(quán)利要求40的存儲(chǔ)設(shè)備，其中，所述第一控制電路內(nèi)的至少一個(gè)PMOS晶體管以及耦合于每個(gè)輸入端子的至少一個(gè)PMOS晶體管每個(gè)包括多個(gè)彼此并聯(lián)耦合的PMOS晶體管，其中所述第二控制電路內(nèi)的至少一個(gè)NMOS晶體管以及耦合于每個(gè)輸入端子的至少一個(gè)NMOS晶體管每個(gè)包括多個(gè)彼此并聯(lián)耦合的NMOS晶體管，并且其中所述第一和第二阻抗控制信號(hào)包括各自的選擇性地接通可變數(shù)量的PMOS和NMOS晶體管的信號(hào)。
47.權(quán)利要求40的存儲(chǔ)設(shè)備，其中所述第一比較器電路包括第一差動(dòng)放大器，所述第一差動(dòng)放大器產(chǎn)生對(duì)應(yīng)于所述第一反饋信號(hào)與所述第一參考信號(hào)之間的差異的第一比較信號(hào)，所述第一阻抗控制信號(hào)對(duì)應(yīng)于所述第一比較信號(hào)；以及所述第二比較器電路包括第二差動(dòng)放大器，所述第二差動(dòng)放大器產(chǎn)生對(duì)應(yīng)于所述第二反饋信號(hào)與所述第二參考信號(hào)之間的差異的第一比較信號(hào)，所述第二阻抗控制信號(hào)對(duì)應(yīng)于所述第二比較信號(hào)。
48.權(quán)利要求40的存儲(chǔ)設(shè)備，其中，所述該存儲(chǔ)設(shè)備包括一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。
49.權(quán)利要求48的存儲(chǔ)設(shè)備，其中，所述動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器包括一同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。
50.一種計(jì)算機(jī)系統(tǒng)，包括集成電路處理器，具有耦合于處理器總線的多個(gè)外部可接入端子；輸入設(shè)備，通過(guò)所述處理器總線而耦合于所述處理器，用于允許數(shù)據(jù)被輸入到所述計(jì)算機(jī)系統(tǒng)內(nèi)；輸出設(shè)備，通過(guò)所述處理器總線而耦合于所述處理器，用于允許從所述計(jì)算機(jī)系統(tǒng)輸出數(shù)據(jù)；以及集成電路存儲(chǔ)設(shè)備，具有耦合于處理器總線的多個(gè)外部可接入端子；以及有源端接電路，耦合于至少若干個(gè)所述外部可接入端子，所述有源端接電路包括第一可控阻抗器件，耦合在第一電源電壓與所述多個(gè)外部可接入端子其中至少一個(gè)之間，所述第一可控阻抗器件的阻抗受第一阻抗控制信號(hào)的控制；第二可控阻抗器件，耦合在第二電源電壓與所述多個(gè)外部可接入端子其中至少一個(gè)之間，所述第二可控阻抗器件的阻抗受第二阻抗控制信號(hào)的控制；第一控制電路，被耦合以向所有第一可控阻抗器件提供所述第一阻抗控制信號(hào)，所述第一控制電路包括第三可控阻抗器件，耦合在第三電源電壓與第一反饋節(jié)點(diǎn)之間，所述第三可控阻抗器件的阻抗受所述第一阻抗控制信號(hào)的控制；第一預(yù)定電阻，耦合在所述第一反饋節(jié)點(diǎn)與一第四電源電壓之間，所述第三可控阻抗器件與所述第一預(yù)定電阻構(gòu)成在所述第三與第四電源電壓之間的一個(gè)分壓器，以產(chǎn)生在所述第一反饋節(jié)點(diǎn)上的第一反饋電壓；以及第一比較器電路，比較所述第一反饋電壓與一第一參考電壓，所述第一比較器電路引起所述第一阻抗控制信號(hào)改變，使得所述第一反饋電壓基本等于所述第一參考電壓；以及第二控制電路，被耦合以向所有第二可控阻抗器件提供所述第二阻抗控制信號(hào)，所述第二控制電路包括第二預(yù)定電阻，耦合在所述第二反饋節(jié)點(diǎn)與一第五電源電壓之間，第四可控阻抗器件，耦合在所述第二反饋節(jié)點(diǎn)與一第六電源電壓之間，所述第四可控阻抗器件的阻抗受所述第二阻抗控制信號(hào)的控制，所述第二預(yù)定電阻與所述第四可控阻抗器件構(gòu)成在所述第五與第六電源電壓之間的一個(gè)分壓器，用以產(chǎn)生在所述第二反饋節(jié)點(diǎn)上的第二反饋電壓；以及第二比較器電路，比較所述第二反饋電壓與一第二參考電壓，所述第二比較器電路引起所述第二阻抗控制信號(hào)改變，使得所輸?shù)诙答侂妷夯旧系扔谒龅诙⒖茧妷骸?br> 51.權(quán)利要求50的計(jì)算機(jī)系統(tǒng)，其中，所述命令及地址信號(hào)以含有所述命令信號(hào)和所述地址信號(hào)的信息包耦合于所述存儲(chǔ)設(shè)備。
52.權(quán)利要求50的計(jì)算機(jī)系統(tǒng)，其中，所述第一、第三和第五電源電壓包括一電源電壓，以及其中所述第二、第四和第六電源電壓包括地電位。
53.權(quán)利要求50的計(jì)算機(jī)系統(tǒng)，其中，所述第一和第二參考電壓包括該電源電壓的一半。
54.權(quán)利要求50的計(jì)算機(jī)系統(tǒng)，其中，所述第一可控阻抗器件和所述第三可控阻抗器件包括相同的可控阻抗器件。
55.權(quán)利要求54的計(jì)算機(jī)系統(tǒng)，其中所述第一可控阻抗器件和所述第三可控阻抗器件包括相同的MOSFET晶體管。
56.權(quán)利要求50的計(jì)算機(jī)系統(tǒng)，其中，所述第二可控阻抗器件和所述第四可控阻抗器件包括相同的可控阻抗器件。
57.權(quán)利要求56的計(jì)算機(jī)系統(tǒng)，其中所述第一可控阻抗器件和所述第三可控阻抗器件包括相同的MOSFET晶體管。
58.權(quán)利要求50的計(jì)算機(jī)系統(tǒng)，其中所述第一比較器電路包括第一差動(dòng)放大器，所述第一差動(dòng)放大器產(chǎn)生對(duì)應(yīng)于所述第一反饋信號(hào)與所述第一參考信號(hào)之間的差異的第一比較信號(hào)，所述第一阻抗控制信號(hào)對(duì)應(yīng)于所述第一比較信號(hào)；以及所述第二比較器電路包括第二差動(dòng)放大器，所述第二差動(dòng)放大器生成對(duì)應(yīng)于所述第二反饋信號(hào)與所述第二參考信號(hào)之間的差異的第一比較信號(hào)，所述第二阻抗控制信號(hào)對(duì)應(yīng)于所述第二比較信號(hào)。
59.權(quán)利要求50的計(jì)算機(jī)系統(tǒng)，其中，所述第一可控阻抗器件和所述第三可控阻抗器件每個(gè)包括多個(gè)彼此并聯(lián)耦合的MOSFET晶體管，并且其中所述第一阻抗控制信號(hào)選擇性地接通在各多個(gè)MOSFET晶體管內(nèi)的可變數(shù)量的MOSFET晶體管，以改變所述第一和所述第三可控阻抗器件的阻抗。
60.權(quán)利要求50的計(jì)算機(jī)系統(tǒng)，其中，所述存儲(chǔ)設(shè)備包括一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。
61.權(quán)利要求50的計(jì)算機(jī)系統(tǒng)，其中，所述動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器包括一同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。
62.權(quán)利要求50的計(jì)算機(jī)系統(tǒng)，其中，所述可控阻抗器件包括相應(yīng)的電壓控制的阻抗器件。
63.一種控制集成電路的多個(gè)輸入端子的阻抗的方法，所述方法包括以下步驟將第一可變阻抗器件的阻抗與一預(yù)定阻抗相比較；將所述多個(gè)輸入端子的每個(gè)耦合于一相應(yīng)的第二可變阻抗器件；以及根據(jù)比較結(jié)果，調(diào)整所述第一可變阻抗器件和每個(gè)所述第二可變阻抗器件的阻抗。
64.權(quán)利要求63的方法，進(jìn)一步包括以下步驟將第三可變阻抗器件的阻抗與一第二預(yù)定阻抗相比較；將所述多個(gè)輸入端子的每個(gè)耦合于一相應(yīng)的第四可變阻抗器件；以及根據(jù)比較結(jié)果，調(diào)整所述第三可變阻抗器件和每個(gè)所述第四可變阻抗器件的阻抗。
65.權(quán)利要求63的方法，其中，將所述第一可變阻抗器件的阻抗與一預(yù)定阻抗相比較的步驟包括在一對(duì)參考電壓之間將所述第一可變阻抗器件與所述預(yù)定阻抗彼此串聯(lián)耦合，用以提供在所述第一可變阻抗器件與所述預(yù)定阻抗之間的節(jié)點(diǎn)上的反饋電壓。
66.權(quán)利要求65的方法，其中，調(diào)整所述第一可變阻抗器件和每個(gè)所述第二可變阻抗器件的阻抗的步驟包括將所述反饋電壓與一參考電壓相比較；如果所述反饋電壓大于所述參考電壓，則在第一方向調(diào)整所述第一可變阻抗器件和每個(gè)所述第二可變阻抗器件的阻抗；以及如果所述反饋電壓小于所述參考電壓，則在與所述第一方向相反的第二方向調(diào)整所述第一可變阻抗器件和每個(gè)所述第二可變阻抗器件的阻抗。
67.權(quán)利要求63的方法，其中，所述第一可變阻抗器件和所述第二可變阻抗器件各包括彼此并聯(lián)耦合的多個(gè)固定阻抗器件，并且其中調(diào)整所述第一可變阻抗器件和每個(gè)所述第二可變阻抗器件的阻抗的步驟包括改變彼此并聯(lián)耦合的固定阻抗器件的數(shù)量。
68.權(quán)利要求63的方法，其中，所述第一可變阻抗器件和所述第二可變阻抗器件各包括彼此并聯(lián)耦合的多個(gè)可切換的阻抗器件，每個(gè)所述可切換的阻抗器件都具有一低阻抗?fàn)顟B(tài)和一高阻抗?fàn)顟B(tài)，并且其中，調(diào)整所述第一可變阻抗器件和每個(gè)所述第二可變阻抗器件的阻抗的步驟包括改變具有低阻抗?fàn)顟B(tài)的可切換的阻抗器件的數(shù)量。
69.權(quán)利要求63的方法，其中，所述第一可變阻抗器件和所述第二可變阻抗器件各包括一連續(xù)可變阻抗器件，并且其中，調(diào)整所述第一可變阻抗器件和每個(gè)所述第二可變阻抗器件的阻抗的步驟包括連續(xù)地改變連續(xù)可變阻抗器件的阻抗。
70.一種在存儲(chǔ)設(shè)備內(nèi)控制多個(gè)外部可接入輸入端子的輸入阻抗的方法，該方法包括以下步驟將第一和第二可變阻抗器件耦合于所述多個(gè)外部可接入輸入端子中的每一個(gè)；將所述第一可變阻抗器件其中之一的阻抗與一第一預(yù)定阻抗相比較；產(chǎn)生對(duì)應(yīng)于所述第一可變阻抗器件的阻抗與所述第一預(yù)定阻抗之間的比較結(jié)果的一第一反饋信號(hào)；將所述第二可變阻抗器件其中之一的阻抗與一第二預(yù)定阻抗相比較；產(chǎn)生對(duì)應(yīng)于所述第二可變阻抗器件的阻抗與所述第二預(yù)定阻抗之間的比較結(jié)果的一第二反饋信號(hào)；隨著所述第一反饋信號(hào)的變化，調(diào)整所有第一可變阻抗器件的阻抗；以及隨著所述第二反饋信號(hào)的變化，調(diào)整所有第二可變阻抗器件的阻抗。
71.權(quán)利要求70的方法，其中，隨著所述第一反饋信號(hào)的變化調(diào)整所有第一可變阻抗器件的阻抗的步驟以及隨著所述第二反饋信號(hào)的變化調(diào)整所有第二可變阻抗器件的阻抗的步驟包括將所述第一反饋信號(hào)的大小與一第一參考電壓相比較；如果所述第一反饋信號(hào)的大小大于所述第一參考電壓，則在第一方向改變所述第一可變阻抗器件的阻抗；如果所述第一反饋信號(hào)的大小小于所述第一參考電壓，則在不同于所述第一方向的第二方向改變所述第一可變阻抗器件的阻抗；將所述第二反饋信號(hào)的大小與一第二參考電壓相比較；如果所述第二反饋信號(hào)的大小大于所述第二參考電壓，則在第一方向改變所述第二可變阻抗器件的阻抗；如果所述第二反饋信號(hào)的大小小于所述第二參考電壓，則在不同于所述第一方向的第二方向改變所述第二可變阻抗器件的阻抗。
72.權(quán)利要求70的方法，其中，所述可變阻抗器件每個(gè)包括彼此并聯(lián)耦合的多個(gè)固定阻抗器件，并且其中，調(diào)整所述可變阻抗器件的阻抗的步驟包括改變彼此并聯(lián)耦合的固定阻抗器件的數(shù)量。
73.權(quán)利要求70的方法，其中，所述可變阻抗器件每個(gè)包括彼此并聯(lián)耦合的多個(gè)可切換的阻抗器件，每個(gè)所述可切換的阻抗器件都具有一低阻抗?fàn)顟B(tài)和一高阻抗?fàn)顟B(tài)，并且其中，調(diào)整所述可變阻抗器件的阻抗的步驟包括改變具有低阻抗?fàn)顟B(tài)的可切換的阻抗器件的數(shù)量。
74.權(quán)利要求70的方法，其中，所述可變阻抗器件各包括一連續(xù)可變阻抗器件，并且其中，調(diào)整所述可變阻抗器件的阻抗的步驟包括連續(xù)地改變連續(xù)可變阻抗器件的阻抗。
全文摘要
一種有源端接電路(90)，用于設(shè)置多個(gè)輸入端子的輸入阻抗。每個(gè)輸入端子通過(guò)至少一個(gè)PMOS晶體管耦合于電源電壓，并通過(guò)至少一個(gè)NMOS晶體管接地。晶體管的阻抗受控制電路(110)的控制，控制電路(110)產(chǎn)生第一控制信號(hào)，用以將另一PMOS晶體管(134)的阻抗設(shè)置成等于第一預(yù)定電阻，并產(chǎn)生第二控制信號(hào)，用以將另一NMOS晶體管(144)的阻抗設(shè)置成等于第二預(yù)定電阻。第一控制信號(hào)用于控制所有的PMOS晶體管，而第二控制信號(hào)用于控制所有的NMOS晶體管。結(jié)果，耦合于每個(gè)輸入端子的PMOS和NMOS晶體管分別具有對(duì)應(yīng)于第一和第二電阻的阻抗。
文檔編號(hào)G11C11/4093GK1618169SQ02827612
公開(kāi)日2005年5月18日 申請(qǐng)日期2002年11月20日 優(yōu)先權(quán)日2001年11月28日
發(fā)明者克里斯·G·馬丁 申請(qǐng)人:米克倫技術(shù)公司