專利名稱：具有內(nèi)建錯(cuò)誤糾正能力的存儲(chǔ)器元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體存儲(chǔ)器元件，且特別是有關(guān)于一種具有內(nèi)建錯(cuò)誤糾正能力的存儲(chǔ)器元件與一種操作存儲(chǔ)器元件以提供內(nèi)建錯(cuò)誤糾正能力的方法。
背景技術(shù)：
對(duì)于半導(dǎo)體存儲(chǔ)器元件的設(shè)計(jì)，冗余存儲(chǔ)器單元通常沿著存儲(chǔ)器陣列的行(columns)或列(rows)而與存儲(chǔ)器陣列一起制造。冗余電路用以控制利用一個(gè)或多個(gè)冗余存儲(chǔ)器單元來(lái)替換存儲(chǔ)器陣列的一個(gè)或多個(gè)故障存儲(chǔ)器單元。上述冗余存儲(chǔ)器單元讓存儲(chǔ)器元件即使在存儲(chǔ)器陣列有故障存儲(chǔ)器單元時(shí)仍然正常運(yùn)作。
一般而言，冗余電路連接至冗余存儲(chǔ)器單元，并選擇冗余存儲(chǔ)器單元的一行或列來(lái)替換具有一個(gè)或多個(gè)故障單元的存儲(chǔ)器單元的一相對(duì)應(yīng)行或列。尤其，冗余電路通過(guò)存取冗余存儲(chǔ)器單元代替故障單元來(lái)響應(yīng)一個(gè)對(duì)應(yīng)于存儲(chǔ)器陣列的故障單元的地址信號(hào)(address signal)。
公知冗余電路設(shè)計(jì)使用永久替換故障單元的可熔連結(jié)(fusible link)。尤其，上述冗余電路依賴邏輯電路來(lái)產(chǎn)生達(dá)成替換故障單元的信號(hào)。上述邏輯電路可能由一個(gè)在其邏輯閘之間具有可熔連結(jié)的邏輯門陣列所組成。上述可熔連結(jié)設(shè)計(jì)通過(guò)提供大電流至上述一個(gè)或多個(gè)連結(jié)以切斷可熔連結(jié)而讓邏輯閘之間的電性連接變成已程序設(shè)計(jì)。利用邏輯閘之間的特定剩余連接來(lái)程序設(shè)計(jì)的上述邏輯電路操作上述冗余電路以便利用冗余單元永久替換故障單元。
然而，若所替換的冗余存儲(chǔ)器單元稍后變成故障，則上述冗余電路的永久性將阻礙所替換的冗余單元再被替換，因此限制存儲(chǔ)器元件的可靠性及彈性。結(jié)果，只能使用公知冗余電路來(lái)替換于制造過(guò)程所產(chǎn)生的故障存儲(chǔ)器單元，而無(wú)法替換稍后在存儲(chǔ)器元件開(kāi)始操作之后變成故障的存儲(chǔ)器單元。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，在此提供一種包括一主陣列、一冗余陣列、以及一開(kāi)關(guān)電路的存儲(chǔ)器元件。上述主陣列包含復(fù)數(shù)個(gè)存儲(chǔ)器單元，其中包括一第一故障單元及一第二故障單元。上述冗余陣列包含至少一個(gè)替換存儲(chǔ)器單元，用以替換上述主陣列的至少一個(gè)故障單元。與上述主陣列及上述冗余陣列耦合的上述開(kāi)關(guān)電路接收一第一控制信號(hào)而將上述第一故障單元的單元信號(hào)切換成上述替換單元，并且接收一第二控制信號(hào)而將上述第二故障單元的單元信號(hào)切換成上述替換單元。于一實(shí)施例，上述第一及第二控制信號(hào)分別識(shí)別上述第一及第二故障單元，其中上述第一及第二控制信號(hào)根據(jù)上述第一及第二故障單元在不同時(shí)間的故障狀態(tài)而改變。
也根據(jù)本發(fā)明，在此提供一種具有內(nèi)建錯(cuò)誤糾正能力的存儲(chǔ)器元件。上述存儲(chǔ)器元件包括一主陣列、一冗余陣列、以及一開(kāi)關(guān)電路。上述主陣列包含復(fù)數(shù)個(gè)存儲(chǔ)器單元。上述冗余陣列包含至少一個(gè)替換單元，用以替換上述主陣列的至少一個(gè)故障單元。一控制信號(hào)識(shí)別上述故障單元，并且上述控制信號(hào)根據(jù)上述故障單元在不同時(shí)間的故障狀態(tài)而改變。上述開(kāi)關(guān)電路包括一個(gè)與上述主陣列及上述冗余陣列耦合的可再程序邏輯陣列，用以接收上述控制信號(hào)而將上述故障單元的單元信號(hào)切換成上述替換單元。
根據(jù)本發(fā)明，在此另外提供一種操作一存儲(chǔ)器元件以提供內(nèi)建錯(cuò)誤糾正能力的方法。上述方法包括提供一個(gè)包含復(fù)數(shù)個(gè)存儲(chǔ)器單元的主陣列；提供一個(gè)包含復(fù)數(shù)個(gè)冗余單元的冗余陣列，用以替換上述主陣列的至少一個(gè)故障單元；提供一控制信號(hào)以識(shí)別上述故障單元；根據(jù)上述故障單元在不同時(shí)間的故障狀態(tài)來(lái)改變上述控制信號(hào)；以及提供一開(kāi)關(guān)電路，用以接收上述控制信號(hào)而將上述故障單元的單元信號(hào)切換成上述替換單元。
上述一般說(shuō)明及下列詳細(xì)說(shuō)明都僅為了說(shuō)明本發(fā)明的典型實(shí)施例，而非用以限定本發(fā)明，因此本發(fā)明的權(quán)利保護(hù)范圍應(yīng)以權(quán)利要求書(shū)為準(zhǔn)。
為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉其較佳實(shí)施例，并配合附圖，作詳細(xì)說(shuō)明。


圖1為如本發(fā)明的一實(shí)施例所述的存儲(chǔ)器元件的方塊圖。
圖2A為如本發(fā)明的一實(shí)施例所述的存儲(chǔ)器單元的替換的方塊圖。
圖2B為如本發(fā)明的一實(shí)施例所述的存儲(chǔ)器單元的替換的替換圖。
圖3繪示如本發(fā)明的一實(shí)施例所述的半導(dǎo)體芯片布置的例子。
圖4為如本發(fā)明的一實(shí)施例所述的開(kāi)關(guān)電路的方塊圖。
圖5繪示如本發(fā)明的一實(shí)施例所述的取樣及保持電路。
圖6繪示如本發(fā)明的一實(shí)施例所述的用以控制存儲(chǔ)器存取的信號(hào)產(chǎn)生器。
標(biāo)記說(shuō)明
10 存儲(chǔ)器元件 10B 存儲(chǔ)器總線10C 電容器 10G 晶體管10T的閘級(jí)端10T 晶體管 12 主陣列14 冗余陣列 16 開(kāi)關(guān)電路18 錯(cuò)誤偵測(cè)元件 20 中央處理器(CPU)30 單芯片系統(tǒng)(SOC)芯片 32 系統(tǒng)電路區(qū)34 存儲(chǔ)器模塊 34A 主陣列34B 冗余陣列34C 控制電路40 可再程序邏輯陣列(RPLA)42 中央處理器(CPU) 42B 中央處理器(CPU)總線42C 電容器 42G 晶體管42T之閘級(jí)端42T 晶體管 44 中央處理器(CPU)44B 中央處理器(CPU)總線 44C 電容器44G 晶體管44T的閘級(jí)端 44T 晶體管46 中央處理器(CPU) 46B 中央處理器(CPU)總線46C 電容器 46G 晶體管46T的閘級(jí)端46T 晶體管 50 取樣及保持電路52G 閘級(jí)端 60 信號(hào)產(chǎn)生器A1～A5 存儲(chǔ)器單元 C1～C6 存儲(chǔ)器單元R1～R3 冗余單元(替換單元) R11～R16 冗余單元(替換單元)T1～T4 周期
具體實(shí)施例方式
本發(fā)明現(xiàn)在將舉其較佳實(shí)施例，并參照所附圖式，予以更完整地說(shuō)明。不同圖式中的相同參考數(shù)字表示相同元件。
本發(fā)明提供一種存儲(chǔ)器元件與一種操作存儲(chǔ)器元件的方法。且特別的是本發(fā)明提供一種允許替換一個(gè)或多個(gè)故障存儲(chǔ)器單元的存儲(chǔ)器元件及存儲(chǔ)器元件操作方法。下節(jié)首先將說(shuō)明如本發(fā)明的一實(shí)施例所述的存儲(chǔ)器元件的元件以及使用此存儲(chǔ)器元件作為嵌入式存儲(chǔ)器元件的例子。下節(jié)接著將說(shuō)明如本發(fā)明的一實(shí)施例所述的使用具有多重處理器的系統(tǒng)當(dāng)中的存儲(chǔ)器元件及其方法。
圖1為如本發(fā)明的一實(shí)施例所述的存儲(chǔ)器元件的方塊圖。參照?qǐng)D1，存儲(chǔ)器元件10包括主陣列(或存儲(chǔ)器陣列)12、冗余陣列14、以及開(kāi)關(guān)電路16。于一實(shí)施例，存儲(chǔ)器元件10可能更包括錯(cuò)誤偵測(cè)元件18及中央處理器(CPU)20。主陣列12包括復(fù)數(shù)個(gè)存儲(chǔ)器單元(未顯示)，如快閃(flash)存儲(chǔ)器單元或任何其它類型用以儲(chǔ)存資料的存儲(chǔ)器單元。上述存儲(chǔ)器單元從一個(gè)或多個(gè)元件(如信號(hào)處理器、計(jì)算機(jī)、特殊應(yīng)用處理元件)接收資料并且儲(chǔ)存上述稍后可能被讀取、覆寫(xiě)、或抹除的資料。冗余陣列14也包括復(fù)數(shù)個(gè)存儲(chǔ)器單元。主陣列12及冗余陣列14的上述存儲(chǔ)器單元通常相同。為了說(shuō)明本發(fā)明，所以假定部分主陣列12的存儲(chǔ)器單元由于制造方面的故障及/或其它會(huì)暫時(shí)或永久地影響主陣列12的一個(gè)或多個(gè)存儲(chǔ)器單元操作的因素而故障。當(dāng)辨識(shí)出一個(gè)或多個(gè)故障單元時(shí)，可能使用冗余陣列14的冗余單元來(lái)替換上述故障單元。冗余陣列14所具有的冗余單元數(shù)目通常小于主陣列12的單元數(shù)目。冗余陣列14的大小可能取決于各種因素，如主陣列12的大小、故障單元之的可能數(shù)目、以及成本考慮。
為了以冗余單元替換故障單元，所以同時(shí)與主陣列12及冗余陣列14耦合的開(kāi)關(guān)電路16接收想要儲(chǔ)存于上述故障單元的數(shù)據(jù)、并將上述想要儲(chǔ)存的數(shù)據(jù)傳送至上述冗余單元、且處理其它信號(hào)或數(shù)據(jù)。尤其，開(kāi)關(guān)電路16接收一控制信號(hào)以切換主陣列12的故障單元的單元信號(hào)至冗余陣列14的替換單元。上述單元信號(hào)可能包括如地址信號(hào)的存取存儲(chǔ)器單元所需的信息，以及如輸入及輸出資料的其它信息。于一實(shí)施例，開(kāi)關(guān)電路16所接收的上述控制信號(hào)可能根據(jù)上述故障單元的故障狀態(tài)而隨著時(shí)間改變。換言之，當(dāng)可用單元變成故障時(shí)或當(dāng)故障單元變成可用時(shí)上述控制信號(hào)可能改變。上述變化的控制信號(hào)讓開(kāi)關(guān)電路16得以選擇中止原有的存儲(chǔ)器替換或建立新的存儲(chǔ)器替換。于一實(shí)施例，開(kāi)關(guān)電路16可能是一邏輯陣列，如一可再程序邏輯陣列(reprogrammable logic array，RPLA)。尤其，上述可再程序邏輯陣列(RPLA)可能與多重處理器耦合，讓上述多重處理器得以存取存儲(chǔ)器元件10，如通過(guò)從這些處理器接收單元信號(hào)以及傳送單元信號(hào)至這些處理器。
并且，除了替換單一故障存儲(chǔ)器單元之外，開(kāi)關(guān)電路16可能憑借替換一故障單元所屬的特定方塊、群、或組的存儲(chǔ)器單元來(lái)替換此故障單元。因此，可能使用冗余陣列的一方塊、群、或組的替換單元來(lái)替換具有一個(gè)或多個(gè)故障單元的主陣列的一特定方塊、群、或組的存儲(chǔ)器單元。選擇單獨(dú)地替換故障單元或整群地替換故障單元是根據(jù)許多因素，如存儲(chǔ)器元件的設(shè)計(jì)及類型、存儲(chǔ)器元件的應(yīng)用、存取存儲(chǔ)器元件的系統(tǒng)的類型、以及甚至所替換的存儲(chǔ)器元件的故障或錯(cuò)誤的類型。
一般而言，存儲(chǔ)器元件有兩種錯(cuò)誤永久性及暫時(shí)性。永久性錯(cuò)誤(也稱為硬性錯(cuò)誤(hard error))意指錯(cuò)誤是不可逆的。一般的永久性錯(cuò)誤發(fā)生在存儲(chǔ)器元件的制造過(guò)程期間。暫時(shí)性錯(cuò)誤(也稱為軟性錯(cuò)誤(soft error))意指存儲(chǔ)器單元只是暫時(shí)故障而此故障可能隨著時(shí)間改變。換言之，具有暫時(shí)性錯(cuò)誤的存儲(chǔ)器單元可能只故障一段期間因而只需要在此特定故障期間予以替換。
為了替換暫時(shí)故障單元，所以用以控制開(kāi)關(guān)電路16的控制信號(hào)可能根據(jù)上述暫時(shí)故障單元的故障狀態(tài)而隨著時(shí)間改變。上述變化的控制信號(hào)讓存儲(chǔ)器元件得以更有效地使用冗余陣列，結(jié)果使得更多冗余單元可用于替換額外的故障單元。
圖2A及圖2B分別提供一方塊圖及一替換圖以繪示如本發(fā)明的一實(shí)施例所述的存儲(chǔ)器單元的兩種錯(cuò)誤以及存儲(chǔ)器單元的替換。參照?qǐng)D2A中具有硬性錯(cuò)誤的存儲(chǔ)器單元的替換，存儲(chǔ)器單元C1至C6是一存儲(chǔ)器陣列的存儲(chǔ)器單元而冗余單元R11至R16是一冗余陣列的替換單元。存儲(chǔ)器單元C2、C4、以及C5的功能在規(guī)格范圍內(nèi)，而存儲(chǔ)器單元C1、C3、以及C6則是永久故障?？刂菩盘?hào)指示開(kāi)關(guān)電路分別以替換單元R11、R12、以及R13來(lái)替換故障單元C1、C3、以及C6，例如通過(guò)分別將單元C1、C3、以及C6的單元信號(hào)切換成單元R11、R12、以及R13的單元信號(hào)。
參照?qǐng)D2B中具有軟性錯(cuò)誤的替換圖，存儲(chǔ)器單元A1至A5是一主陣列的存儲(chǔ)器單元而替換存儲(chǔ)器單元R1至R3是一冗余陣列的存儲(chǔ)器單元。在周期T1至周期T4期間，存儲(chǔ)器單元A1的功能正常而存儲(chǔ)器單元A5是故障的。在周期T1期間存儲(chǔ)器單元A2是故障的，而在周期T1至周期T3期間存儲(chǔ)器單元A3是故障的。在周期T2至周期T4期間存儲(chǔ)器單元A4是故障的。因此，上述控制信號(hào)根據(jù)這些暫時(shí)性故障單元的故障狀態(tài)而在這些期間改變。
于操作時(shí)，在周期T1期間，上述控制信號(hào)指示上述開(kāi)關(guān)電路以冗余單元R1來(lái)替換單元A2，并以冗余單元R2來(lái)替換單元A3，且以冗余單元R3來(lái)替換單元A5。在周期T2及周期T3期間，因?yàn)閱卧狝2不再故障，所以改變上述控制信號(hào)以逆轉(zhuǎn)稍早對(duì)于單元A2的替換指令。并且，因?yàn)槿哂鄦卧猂1現(xiàn)在是可用的，所以上述控制信號(hào)指示以冗余單元R1來(lái)替換單元A3，并以冗余單元R2來(lái)替換單元A4，且以冗余單元R3來(lái)替換單元A5。在周期T4期間，因?yàn)閱卧狝3不再故障，所以改變上述控制信號(hào)以逆轉(zhuǎn)稍早對(duì)于單元A3的替換指令。并且，因?yàn)槿哂鄦卧猂1現(xiàn)在是可用的，所以上述控制信號(hào)指示以冗余單元R1來(lái)替換單元A4并且以冗余單元R2來(lái)替換單元A5。結(jié)果，冗余單元R3現(xiàn)在變成可用以替換其它單元。因此，于一實(shí)施例，一開(kāi)關(guān)電路可能根據(jù)故障單元于不同時(shí)間之故障狀態(tài)而使用一冗余陣列的一替換單元于不同時(shí)間來(lái)替換一主陣列的不同的故障單元。
如上所述，上述控制信號(hào)可能根據(jù)一個(gè)或多個(gè)故障單元于不同時(shí)間的故障狀態(tài)而改變。為了偵測(cè)存儲(chǔ)器單元的故障狀態(tài)，所以圖1的存儲(chǔ)器元件10包括與主陣列12及冗余陣列14耦合的錯(cuò)誤偵測(cè)元件18，用以周期性地及/或根據(jù)特定命令來(lái)偵測(cè)主陣列12、冗余陣列14、或兩者的存儲(chǔ)器單元的功能。于一實(shí)施例，錯(cuò)誤偵測(cè)元件18是一單元測(cè)試器，如一外部測(cè)試器或一內(nèi)建自我測(cè)試器(built-in self-tester，BIST)。當(dāng)使用一內(nèi)建自我測(cè)試器(BIST)時(shí)，其可能成為存儲(chǔ)器元件10的一部分或一個(gè)包含存儲(chǔ)器元件10的系統(tǒng)芯片的一部分。
此外，如本發(fā)明的一實(shí)施例所述的系統(tǒng)的存儲(chǔ)器元件10可能包括用以提供一控制信號(hào)給開(kāi)關(guān)電路16的中央處理器(CPU)20。參照?qǐng)D1，中央處理器(CPU)20可能與開(kāi)關(guān)電路16耦合。為了獲得存儲(chǔ)器單元的故障狀態(tài)，所以中央處理器(CPU)20也可能與錯(cuò)誤偵測(cè)元件18耦合以接收識(shí)別故障單元的資料，如通過(guò)其地址識(shí)別故障單元的數(shù)據(jù)。當(dāng)來(lái)自錯(cuò)誤偵測(cè)元件18的資料改變以作為主陣列12的存儲(chǔ)器元件的故障狀態(tài)變動(dòng)的結(jié)果時(shí)，中央處理器(CPU)20將改變上述控制信號(hào)。上述已更新的控制信號(hào)接著將指示開(kāi)關(guān)電路16適當(dāng)?shù)靥鎿Q最近才故障之單元及/或取消現(xiàn)在恢復(fù)功能的單元的替換。于一實(shí)施例，控制信號(hào)可能通過(guò)地址或任何其它單元識(shí)別信息來(lái)識(shí)別上述單元。
存儲(chǔ)器元件10也可能是制造在單一半導(dǎo)體芯片上的系統(tǒng)(也稱為單芯片系統(tǒng)(system on chip，SOC))所屬之一嵌入式存儲(chǔ)器元件。圖3繪示如本發(fā)明的一實(shí)施例所述的有關(guān)單芯片系統(tǒng)(SOC)芯片30的布置的例子。單芯片系統(tǒng)(SOC)芯片30包括如數(shù)字邏輯電路的系統(tǒng)電路區(qū)32以及存儲(chǔ)器模塊34。于一實(shí)施例，存儲(chǔ)器模塊34可能是閃存模塊，并且可能包括主陣列34A、冗余陣列34B、以及用以達(dá)成上述存儲(chǔ)器的操作的控制電路34C。于一實(shí)施例，控制電路34C可能包括一個(gè)或多個(gè)元件，如開(kāi)關(guān)電路、內(nèi)建自我測(cè)試器(BIST)、用以產(chǎn)生控制信號(hào)的處理器、或其它能夠接收及提供必要信號(hào)的便利元件。
許多現(xiàn)代半導(dǎo)體元件采用單芯片系統(tǒng)(SOC)設(shè)計(jì)。然而，因?yàn)榇鎯?chǔ)器單元對(duì)于錯(cuò)誤更加敏感，不論是硬性或軟性錯(cuò)誤，所以單芯片系統(tǒng)(SOC)芯片可能容易僅僅因?yàn)榇鎯?chǔ)器模塊的一錯(cuò)誤而變成故障。結(jié)果，存儲(chǔ)器模塊錯(cuò)誤可能明顯地降低良率并且因?yàn)榕c存儲(chǔ)器模塊有關(guān)的高失敗率而增加單芯片系統(tǒng)(SOC)芯片的生產(chǎn)成本。如上所述，如本發(fā)明所述的實(shí)施例可糾正上述元件的存儲(chǔ)器錯(cuò)誤，由此提供具有內(nèi)建錯(cuò)誤糾正(built-inerror-correction，BEC)能力的存儲(chǔ)器元件或存儲(chǔ)器模塊。于一實(shí)施例，增加冗余陣列及其伴隨電路，只稍微增加單芯片系統(tǒng)(SOC)芯片區(qū)域，卻可因?yàn)閮?nèi)建錯(cuò)誤糾正(BEC)能力而改善生產(chǎn)單芯片系統(tǒng)(SOC)芯片的良率。
尤其，于一實(shí)施例，冗余陣列可能只增加單芯片系統(tǒng)(SOC)芯片區(qū)域大約1.25％。如本發(fā)明的一實(shí)施例所述，圖3的存儲(chǔ)器模塊34占用單芯片系統(tǒng)(SOC)芯片30整個(gè)區(qū)域的大約四分之一。于存儲(chǔ)器模塊34內(nèi)，主陣列34A占用存儲(chǔ)器模塊34的大約一半?yún)^(qū)域，或單芯片系統(tǒng)(SOC)芯片30的大約八分之一區(qū)域。若增加一個(gè)其大小為主陣列34A的大約十分之一之冗余陣列，如冗余陣列34B，則所增加之單芯片系統(tǒng)(SOC)芯片區(qū)域大約是1.25％(10％×1/8)，再加上一個(gè)伴隨冗余陣列34B的控制電路所占用的額外微小區(qū)域。
圖4為與三個(gè)中央處理器(CPU)42、44、以及46耦合的開(kāi)關(guān)電路(如可再程序邏輯陣列(RPLA)40)的方塊圖?？稍俪绦蜻壿嬯嚵?RPLA)40也與存儲(chǔ)器元件10耦合以讓資料藉由中央處理器(CPU)42、44、以及46讀取及寫(xiě)入。如圖所示，可再程序邏輯陣列(RPLA)40包括一個(gè)用以接收時(shí)脈信號(hào)的時(shí)脈端CK以及三個(gè)通過(guò)中央處理器(CPU)42、44、以及46來(lái)控制存儲(chǔ)器元件10存取的控制端A、B、以及C?？稍俪绦蜻壿嬯嚵?RPLA)40的時(shí)脈信號(hào)可能與操作中央處理器(CPU)42、44、以及46的時(shí)脈信號(hào)相同或同步。此外，可再程序邏輯陣列(RPLA)40可能具有一個(gè)類似于圖1的中央處理器(CPU)20的伴隨處理器，用以產(chǎn)生替換故障存儲(chǔ)器單元的控制信號(hào)。為了管理具備多重處理器的存儲(chǔ)器存取，所以如本發(fā)明的一實(shí)施例所述的可再程序邏輯陣列(RPLA)40可能包括一取樣及保持電路。上述取樣及保持電路可能與不同類型的系統(tǒng)架構(gòu)一起工作，如同步系統(tǒng)或流線形處理系統(tǒng)。
圖5繪示提供一組晶體管及電容器給存儲(chǔ)器總線10B及中央處理器(CPU)總線42B、44B、以及46B的取樣及保持電路50的例子。尤其，晶體管10T及電容器10C與存儲(chǔ)器總線10B耦合。晶體管42T及電容器42C與中央處理器(CPU)總線42B耦合。晶體管44T及電容器44C與中央處理器(CPU)總線44B耦合。晶體管46T及電容器46C與中央處理器(CPU)總線46B耦合。一般而言，每一個(gè)電容器10C、42C、44C、以及46C作為一資料儲(chǔ)存單元，而每一個(gè)伴隨晶體管10T、42T、44T、以及46T則控制所儲(chǔ)存的資料的儲(chǔ)存及/或讀取。
于操作時(shí)，當(dāng)晶體管10T的閘級(jí)端(gate terminal)10G是在邏輯高準(zhǔn)位且晶體管42T、44T、以及46T的閘級(jí)端42G、44G、以及46G是在邏輯低準(zhǔn)位時(shí)，存儲(chǔ)器元件10將經(jīng)由存儲(chǔ)器總線10B傳送資料。電容器10C因此儲(chǔ)存上述資料。此后，當(dāng)閘級(jí)端42G、44G、以及46G的一變成邏輯高準(zhǔn)位且閘級(jí)端52G是在邏輯低準(zhǔn)位時(shí)，將選擇中央處理器(CPU)總線42B、44B、以及46B之一以讀取所儲(chǔ)存的資料。例如，若閘級(jí)端42G的電壓變高，則所儲(chǔ)存的資料將傳送至電容器42C并可能經(jīng)由中央處理器(CPU)總線42B被中央處理器(CPU)42所存取。同樣地，取樣及保持電路50可能以相反于選擇閘級(jí)端的順序來(lái)操作，如通過(guò)提供邏輯高準(zhǔn)位給閘級(jí)端42G且稍后給閘級(jí)端10G，將資料從中央處理器(CPU)42經(jīng)由中央處理器(CPU)總線42B傳送并經(jīng)由存儲(chǔ)器總線10B儲(chǔ)存于存儲(chǔ)器元件10。
傳送至閘級(jí)端42G、44G、或46G用以來(lái)控制存儲(chǔ)器存取的信號(hào)可能由一信號(hào)產(chǎn)生器產(chǎn)生。圖6繪示如本發(fā)明的一實(shí)施例所述的信號(hào)產(chǎn)生器60。閘級(jí)端52G及三個(gè)控制端A、B、C可能提供輸入給信號(hào)產(chǎn)生器60。信號(hào)產(chǎn)生器60根據(jù)上述用以控制存儲(chǔ)器元件存取的輸入產(chǎn)生輸出至閘級(jí)端42G、44G、以及46G。
本發(fā)明也提供一種操作存儲(chǔ)器元件以提供內(nèi)建錯(cuò)誤糾正能力的方法。一種如本發(fā)明的一實(shí)施例所述的方法包括提供一個(gè)包含復(fù)數(shù)個(gè)存儲(chǔ)器單元的主陣列；提供一個(gè)包含復(fù)數(shù)個(gè)冗余單元的冗余陣列以替換上述主陣列的至少一個(gè)故障單元；提供一控制信號(hào)以識(shí)別上述故障單元；根據(jù)上述故障單元在不同時(shí)間的故障狀態(tài)來(lái)改變上述控制信號(hào)；以及提供一開(kāi)關(guān)電路以接收上述控制信號(hào)而將上述故障單元的單元信號(hào)切換成所替換的單元。
并且，于一實(shí)施例，可能使用一處理電路來(lái)提供上述控制信號(hào)。也可能提供一錯(cuò)誤偵測(cè)元件并與主陣列耦合以偵測(cè)主陣列的存儲(chǔ)器單元、冗余陣列的冗余單元、或兩者的故障狀態(tài)。尤其，于一實(shí)施例，可能使用內(nèi)建自我測(cè)試器(BIST)作為上述錯(cuò)誤偵測(cè)元件。于另一實(shí)施例，上述開(kāi)關(guān)電路可能包括一個(gè)與多于一個(gè)處理器耦合并且管理從存儲(chǔ)器元件讀取的資料、寫(xiě)入存儲(chǔ)器元件的資料、或兩者的可再程序邏輯陣列。如本發(fā)明的一實(shí)施例所述的存儲(chǔ)器元件與方法的許多應(yīng)用當(dāng)中，于一實(shí)施例，上述存儲(chǔ)器元件可能是一個(gè)伴隨在單一半導(dǎo)體芯片上所制造的系統(tǒng)的嵌入式存儲(chǔ)器元件。
雖然本發(fā)明已經(jīng)以其較佳實(shí)施例公開(kāi)如上，然其并非用以限定本發(fā)明，任何熟悉此技術(shù)者，在不脫離本發(fā)明的精神的情況下，當(dāng)可作些許之更動(dòng)與潤(rùn)飾，因此本發(fā)明的權(quán)利保護(hù)范圍當(dāng)視權(quán)利要求書(shū)所界定者為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器元件，其特征在于，該元件包括一主陣列，包含復(fù)數(shù)個(gè)存儲(chǔ)器單元，其中包括一第一故障單元及一第二故障單元；一冗余陣列，包含至少一個(gè)替換存儲(chǔ)器單元，用以替換該主陣列的至少一個(gè)故障單元；以及一開(kāi)關(guān)電路，與該主陣列及該冗余陣列耦合，用以接收一第一控制信號(hào)而將該第一故障單元之一單元信號(hào)切換成該替換單元，并且接收一第二控制信號(hào)而將該第二故障單元之一單元信號(hào)切換成該替換單元，其中該第一及該第二控制信號(hào)分別識(shí)別該第一及該第二故障單元，并且該第一及該第二控制信號(hào)根據(jù)該第一及該第二故障單元在不同時(shí)間之一故障狀態(tài)而改變。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器元件，其特征在于，還包括一個(gè)與該開(kāi)關(guān)電路耦合以提供該第一及該第二控制信號(hào)的處理電路。
3.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器元件，其特征在于，還包括一個(gè)與該主陣列耦合以偵測(cè)該故障狀態(tài)的錯(cuò)誤偵測(cè)元件。
4.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器元件，其特征在于，當(dāng)該替換單元所替換的該第一故障單元不再故障時(shí)該替換單元將可用以替換該第二故障單元。
5.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器元件，其特征在于，該開(kāi)關(guān)電路包括一可再程序邏輯陣列。
6.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器元件，其特征在于，該開(kāi)關(guān)電路與復(fù)數(shù)個(gè)處理器耦合。
7.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器元件，其特征在于，該故障狀態(tài)是一硬性錯(cuò)誤。
8.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器元件，其特征在于，該故障狀態(tài)是一軟性錯(cuò)誤。
9.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器元件，其特征在于，該半導(dǎo)體存儲(chǔ)器元件是一嵌入式存儲(chǔ)器元件。
10.一種具有內(nèi)建錯(cuò)誤糾正能力的半導(dǎo)體存儲(chǔ)器元件，其特征在于，該元件包括一主陣列，包含復(fù)數(shù)個(gè)存儲(chǔ)器單元；一冗余陣列，包含至少一個(gè)替換單元，用以替換該主陣列之至少一個(gè)故障單元，其中一控制信號(hào)識(shí)別該故障單元，并且該控制信號(hào)根據(jù)該故障單元在不同時(shí)間之一故障狀態(tài)而改變；以及一開(kāi)關(guān)電路，包括一個(gè)與該主陣列及該冗余陣列耦合的可再程序邏輯陣列，用以接收該控制信號(hào)并將該故障單元的一單元信號(hào)切換成該替換單元。
11.如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)器元件，其特征在于，還包括一個(gè)提供該控制信號(hào)的處理電路。
12.如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)器元件，其特征在于，還包括一個(gè)與該主陣列耦合以偵測(cè)該主陣列的該些存儲(chǔ)器單元的該故障狀態(tài)的錯(cuò)誤偵測(cè)元件。
13.如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)器元件，其特征在于，該替換單元根據(jù)該些故障單元在不同時(shí)間的該些故障狀態(tài)而在不同時(shí)間替換該主陣列的不同故障單元。
14.如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)器元件，其特征在于，該開(kāi)關(guān)電路與多于一個(gè)處理器耦合并且管理從該半導(dǎo)體存儲(chǔ)器元件讀取的資料與寫(xiě)入該半導(dǎo)體存儲(chǔ)器元件的資料兩者之一。
15.如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)器元件，其特征在于，該故障狀態(tài)是一硬性錯(cuò)誤。
16.如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)器元件，其特征在于，該故障狀態(tài)是一軟性錯(cuò)誤。
17.一種操作一存儲(chǔ)器元件以提供內(nèi)建錯(cuò)誤糾正能力的方法，其特征在于，該方法包括提供一個(gè)包含復(fù)數(shù)個(gè)存儲(chǔ)器單元的主陣列；提供一個(gè)包含復(fù)數(shù)個(gè)冗余單元的冗余陣列，用以替換該主陣列的至少一個(gè)故障單元；提供一控制信號(hào)以識(shí)別該故障單元；根據(jù)該故障單元在不同時(shí)間的一故障狀態(tài)來(lái)改變?cè)摽刂菩盘?hào)；以及提供一開(kāi)關(guān)電路，用以接收該控制信號(hào)而將該故障單元的一單元信號(hào)切換成該替換單元。
18.如權(quán)利要求17所述的方法，其特征在于，還包括提供一處理電路以提供該控制信號(hào)。
19.如權(quán)利要求17所述的方法，其特征在于，包括提供一個(gè)與該主陣列耦合以偵測(cè)該主陣列的該些存儲(chǔ)器單元的該故障狀態(tài)的錯(cuò)誤偵測(cè)元件。
20.如權(quán)利要求17所述的方法，其特征在于，提供該開(kāi)關(guān)電路包括提供一可再程序邏輯陣列。
全文摘要
一種具有內(nèi)建錯(cuò)誤糾正(built－in error－correction)能力的半導(dǎo)體存儲(chǔ)器元件，其中包括一個(gè)包含復(fù)數(shù)個(gè)存儲(chǔ)器單元(memory cells)之主陣列(primary array)；一個(gè)包含至少一個(gè)替換單元(replacement cell)的冗余陣列(redundancy array)，用以替換上述主陣列的至少一個(gè)故障單元(defectivecell)，其中上述故障單元通過(guò)一控制信號(hào)來(lái)識(shí)別并且上述控制信號(hào)根據(jù)上述故障單元在不同時(shí)間的故障狀態(tài)而改變；以及一個(gè)包括一可再程序邏輯陣列(reprogrammable logic array)的開(kāi)關(guān)電路(switching circuit)，其與上述主陣列及上述冗余陣列耦合以接收上述控制信號(hào)而將上述故障單元的單元信號(hào)(cell signal)切換成上述替換單元。
文檔編號(hào)G11C11/4063GK1567475SQ03146539
公開(kāi)日2005年1月19日 申請(qǐng)日期2003年7月4日 優(yōu)先權(quán)日2003年7月4日
發(fā)明者嚴(yán)敏男, 盛鐸 申請(qǐng)人:旺宏電子股份有限公司