專利名稱：一種糾正多比特錯誤的ecc電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于FPGA技術(shù)領(lǐng)域，具體涉及一種使FPGA具有抗軟錯誤功能的電路結(jié)構(gòu)。 尤其涉及一種FPGA內(nèi)的糾正多比特錯誤的ECC電路結(jié)構(gòu)。
背景技術(shù)：
FPGA具有獨特的現(xiàn)場可編程性和通用靈活性，電路功能可重配置，設計周期短， 因而在國防武器裝備、民口通信、汽車、醫(yī)療等領(lǐng)域中得到日益廣泛的應用。但是隨著半 導體工藝進入超深亞微米或納米尺度，小尺寸，高密度和低電壓所帶來的優(yōu)勢面臨巨大 挑戰(zhàn)一噪聲容限的減小，使得基于SRAM結(jié)構(gòu)的FPGA器件極易受到位翻轉(zhuǎn)(bit flips) [1]。這種源于軟錯誤(soft error)的偶然的位翻轉(zhuǎn)，是由于高能帶粒子射入半導體器件 靈敏區(qū)，產(chǎn)生部分額外的載流子，使器件邏輯狀態(tài)翻轉(zhuǎn)為相反狀態(tài)，從而存儲的信息出錯， 導致系統(tǒng)功能紊亂，嚴重的可以導致災難性事故[2]?；赟RAM結(jié)構(gòu)的FPGA，配置位流 (configuration bitstream)決定了設計電路的內(nèi)部走線及功能[2]，位流信息中的每一位 對應FPGA內(nèi)部結(jié)構(gòu)中的碼點(programmable point)(即一個SRAM單元)。Xilinx公司的 Virtex系列FPGA，易受到軟錯誤影響的敏感位(sensitive bits)中，有91%來自于配置位 (configuration bits) [1]。因而，軟錯誤引起的單粒子翻轉(zhuǎn)(SEU-single-eventupset)，作 用于配置存儲器(configuration memory)，往往影響到FPGA既定的電路功能。近些年，為了增強FPGA配置存儲器抗軟錯誤能力，國內(nèi)外提出了很多方法。主流 FPGA供應商Xilinx公司在其高性能的FPGA芯片Virtex系列中每幀數(shù)據(jù)采用一個ECC電 路，可以糾正每幀數(shù)據(jù)中的1比特錯誤。但是宇宙射線會影響到編程點陣列的多列，進而產(chǎn) 生多種錯誤形式。包括行多錯誤，列多錯誤及L型錯誤，在Virtex系列芯片的ECC校驗中， 一個ECC字可以對應陣列中的一列，這樣，行多錯誤位由于分屬于不同的ECC字，因而這類 行多錯誤能夠看作單個錯誤，ECC電路就可以處理了。然而對于其他情形，如列多錯誤及L 型錯誤，由于它們屬于同一個ECC字內(nèi)，則Virtex系列中的ECC電路無能為力。因此有必 要提出一種能糾正由于宇宙射線引起的各種編程點錯誤的電路結(jié)構(gòu)。參考文獻[1]P. Graham, Μ. Caffrey, J. Zimmerman, D. Ε. Johnson, P. Sundararajan, andC. Patterson, "Consequences and Categories of SRAM FPGA Configuration SEUs，，， Millitary and Aerospace Applications of Programmable Logic Devices (MAPLD),2003[2] S. Srinivasan, A. Gayasen, N. Vi jaykrishnam, M. Kandemir, Y. Xie andM. J. Irwin,"Improving soft-error tolerance of FPGA configuration bits",ICCAD,2004[3] J. Maiz, S. Hareland, K. Zhang, and P. Armstrong, "Characterization ofmulti-bit soft error events in advanced SRAMs,，，，in IEDMTech. Dig.，Dec. 2003, pp.519-522[4] T.Suzuki, Y. Yamagami, I. Hatanaka, A. Shibayama, H. Akamatsu and H Yamauchi,"A Sub-0. 5-V Operating Embedded SRAM Featuring a Multi-Bit-Error-ImmuneHidden-ECC Scheme，，，IEEE Journal of Solid-State Circuits, Vol. 41,No. 1, Jan 2006[5]R. W. Hamming, "Error Detecting and Error Correcting Codes, "Bell SystemTech. J. ,29,147(1950)。

發(fā)明內(nèi)容
本發(fā)明針對基于SRAM結(jié)構(gòu)的FPGA，提出一種能糾正宇宙射線引起的各種軟錯誤 的ECC電路，用于防止軟錯誤造成FPGA電路邏輯錯誤。FPGA中的可編程資源包括可編程邏輯資源和可編程互聯(lián)資源，可以視為圖1中的 基本編程點單元(每個編程點單元大小為lbit，實際的FPGA編程點數(shù)目遠大于圖1中的 編程點數(shù)目，圖1僅代表了基本的FPGA編程點結(jié)構(gòu))。宇宙射線會影響到編程點陣列的多 列，進而產(chǎn)生多種錯誤形式[3](如圖1中紅線部分)。包括行多錯誤，列多錯誤及L型錯 誤。行多錯誤指同一行中有多個比特錯誤，列多錯誤指一列編程點中有多個比特錯誤，L型 錯誤指編程點的錯誤位置像一個L字母的形狀。然而隨著糾正能力的提高(糾正多位錯 誤)，所需要的冗余位也會增加，同時電路也會更加復雜。當一個32-bit SRAM包含一個可 糾正Ι-bit錯誤的ECC電路，利用漢明碼編碼所需要的冗余位為6位，這時，面積上會增加 19%。然而，若采用糾正能力更強的ECC電路，比如說糾正4-bit錯誤，面積的損耗會增加 75% [4]。因而，在面積最小化的前提下，盡量提高糾錯能力是ECC電路實現(xiàn)的關(guān)鍵問題。正是為了克服以上問題，本發(fā)明提出了包含漢明循環(huán)碼的ECC電路，每32位數(shù)據(jù) 為一個單元，利用(15，11)漢明循環(huán)碼的編譯碼過程，能夠在較小的面積損耗下幾乎能糾 正由于宇宙射線引起的編程點的全部錯誤。本發(fā)明提出的糾正多比特錯誤ECC電路，其結(jié)構(gòu)如圖2所示。它由3選1MUX，譯 碼器，錯誤圖樣查找表和回寫電路依次連接構(gòu)成。其流程為首先將編程點信息回讀到ECC 寄存器當中，按每32比特增加1比特虛擬位的規(guī)則(其中A0，Al，A2各占11比特)，分別 作為11比特有效位經(jīng)過3選IMUX輸出到譯碼器；與此同時，F(xiàn)PGA芯片內(nèi)部BLOCK RAM中 存儲的冗余位作為4位冗余位輸出到譯碼器；譯碼器采用(15，11)漢明循環(huán)碼譯碼器。漢明碼是一種可以糾正一位差錯的編碼，它利用在信息位為k位，增加r位冗余 位，構(gòu)成一個η = k+r位的碼字，然后用r個監(jiān)督關(guān)系式產(chǎn)生的r個校正因子糾正碼字中的 錯誤[5]。漢明循環(huán)碼作為一類特殊的漢明碼，由于具有循環(huán)特性的排列，在編碼及解碼時， 利用約定的生成多項式g(x)進行校驗，使得編譯碼實現(xiàn)更簡單。設(n，k)循環(huán)碼的生成 多項式為g (χ)，以g (χ)除接收碼多項式R (X)的商式q (χ)與余式S (χ)，故有R (χ) = q (χ) g(x)+S(x)，由上式，s(x)的計算電路類似以g(x)為模的多項式除法電路。本發(fā)明采用的 (15，11)循環(huán)漢明碼譯碼器，即一個15位被除數(shù)，5位除數(shù)的除法器。除法電路得到的伴隨 式s(X)若等于0，輸出R(x)。若輸出s(x)不等于0，則S(X)對應于校驗矩陣H(X)中的某 一列i，便知接收碼矢中第i位有錯，在第i位取反數(shù)據(jù)即可。生成多項式g(x) = x4+x+l 的(15，11)漢明循環(huán)碼，其校驗矩H(X)如下<formula>formula see original document page 4</formula>
本發(fā)明將ECC(Error Check and Correction)技術(shù)運用到FPGA的抗軟錯誤實現(xiàn) 中。ECC電路的實現(xiàn)有兩個關(guān)鍵問題，一是訪問時間的控制，二是在面積最小化的前提下提 高抗多位錯誤的能力。利用(15，11)循環(huán)漢明碼譯碼器按照每32位數(shù)據(jù)為一個單元進行 校驗，不僅能檢測錯誤，而且能達到糾正多比特錯誤的效果，最大程度上減少了面積開支。 另一方面，漢明循環(huán)碼的引入，使得編譯碼電路實現(xiàn)更加簡單，大大的減少了 ECC電路的面 積。


圖IFPGA數(shù)據(jù)配置結(jié)構(gòu)示意圖。
圖2糾正多比特錯誤的ECC電路結(jié)構(gòu)圖。圖3抗軟錯誤系統(tǒng)構(gòu)建流程圖。
具體實施例方式本發(fā)明提出的糾正多比特錯誤的ECC電路在防止軟錯誤對SRAM結(jié)構(gòu)的FPGA產(chǎn)生 損害的應用中體現(xiàn)價值，要配合整體流程發(fā)揮作用。利用本發(fā)明提出的糾正多比特錯誤的ECC電路實現(xiàn)抗軟錯誤功能的具體步驟如 圖3所示，具體描述如下1)生成帶冗余碼的位流。軟件將生成的配置數(shù)據(jù)以每32比特填充一個虛擬位(值 為0)進行擴充，然后按每11比特數(shù)據(jù)為一個信息有效位單元，經(jīng)過(15，11)漢明循環(huán)碼編 碼器生成4位冗余位數(shù)據(jù)。2)位流下載。將冗余位數(shù)據(jù)寫入芯片內(nèi)部BLOCK RAM中，將生成的配置數(shù)據(jù)寫入 芯片內(nèi)部編程點。3)編程點信息回讀。編點信息經(jīng)過回讀輸出到ECC寄存器里，每32位編程點自動 添加一位虛擬位，值為0。4)糾正多比特錯誤的ECC校驗。將每33比特數(shù)據(jù)(加入1比特虛擬位之后)分 為3組，每一組為11比特，經(jīng)過3選IMUX輸出到(15，11)漢明循環(huán)碼譯碼器中，如有軟錯 誤產(chǎn)生則將出錯的有效位取反后回寫入FPGA芯片。5)最后通過啟動指令使芯片正常啟動進入工作狀態(tài)。
權(quán)利要求
一種糾正多比特錯誤的ECC電路，其特征在于它由3選1MUX，譯碼器，錯誤圖樣查找表和回寫電路依次連接構(gòu)成；其流程為首先將編程點信息回讀到ECC寄存器當中，按每32比特增加1比特虛擬位的規(guī)則，分別作為11比特有效位經(jīng)過3選1MUX輸出到譯碼器；同時，F(xiàn)PGA芯片內(nèi)部BLOCK RAM中存儲的冗余位作為4位冗余位輸出到譯碼器；譯碼器采用(15，11)漢明循環(huán)碼譯碼器。
2.一種使用如權(quán)利要求1所述的糾正多比特錯誤的ECC電路實施抗軟錯誤的方法，其 特征在于具體步驟如下1)生成帶冗余碼的位流軟件將生成的配置數(shù)據(jù)以每32比特填充一個虛擬位進行擴 充，然后按每11比特數(shù)據(jù)為一個信息有效位單元，經(jīng)過(15，11)漢明循環(huán)碼編碼器生成4 位冗余位數(shù)據(jù)；2)位流下載將冗余位數(shù)據(jù)寫入芯片內(nèi)部BLOCKRAM中，將生成的配置數(shù)據(jù)寫入芯片內(nèi) 部編程點；3)編程點信息回讀編點信息經(jīng)過回讀輸出到ECC寄存器里，每32位編程點自動添加一 位虛擬位，值為0;4)糾正多比特錯誤的ECC校驗將每33比特數(shù)據(jù)(加入1比特虛擬位之后)分為3組， 每一組為11比特，經(jīng)過3選1MUX輸出到(15，11)漢明循環(huán)碼譯碼器中，如有軟錯誤產(chǎn)生則 將出錯的有效位取反后回寫入FPGA芯片；5)最后通過啟動指令使芯片正常啟動進入工作狀態(tài)。
全文摘要
本發(fā)明屬于FPGA技術(shù)領(lǐng)域，具體為一種應用于SRAM FPGA器件的糾正多比特錯誤的ECC電路。該電路由3選1MUX，譯碼器，錯誤圖樣查找表和回寫電路依次連接構(gòu)成。其流程為首先將編程點信息回讀到ECC寄存器當中，按一定規(guī)則分別經(jīng)過3選1MUX輸出到譯碼器；同時，F(xiàn)PGA芯片內(nèi)部BLOCK RAM中存儲的冗余位作為4位冗余位輸出到譯碼器；譯碼器采用(15，11)漢明循環(huán)碼譯碼器。這種電路能夠?qū)PGA中發(fā)生軟錯誤的多個編程點進行糾正，從而使FPGA具有抗軟錯誤功能，同時也最大程度的減少了面積開支。
文檔編號H03M13/09GK101834611SQ20101016757
公開日2010年9月15日 申請日期2010年5月6日 優(yōu)先權(quán)日2010年5月6日
發(fā)明者來金梅, 謝婧 申請人:復旦大學