專利名稱：識別mram中的脆弱比特的方法和電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及半導(dǎo)體電路，尤其涉及半導(dǎo)體存儲電路。
背景技術(shù)：
具有至少兩個不同的電阻狀態(tài)的半導(dǎo)體存儲器的一種形式是磁阻隨機存取存儲器(此后稱為“MRAM”)。在讀取MRAM單元時的關(guān)鍵因素是MRAM單元中的隧道結(jié)的電阻。由于在存儲器陣列中有大量的存儲單元，由于制造工藝的變化，會有一個阻值的分布。如果隧道結(jié)的電阻太高，在低電阻狀態(tài)的比特(位)看起來會像是處在高電阻狀態(tài)。另一方面，如果隧道結(jié)的電阻太低，則處于高電阻狀態(tài)的比特看起來會像是在低電阻狀態(tài)。如果這種錯誤的出現(xiàn)前后一致，則普通的存儲器檢測會檢測到這種問題。但是，如果一個比特的阻值在邊界上(稱其為“脆弱比特”)，則有時候能夠正確讀出該比特，有時候則不能正確讀出，這是因為在測試過程中的噪聲的緣故。這種變化會導(dǎo)致存儲器存在這樣的問題在生產(chǎn)測試中通過了，但是在系統(tǒng)中使用時不規(guī)律地失效。
由于脆弱比特的存在早已記載在有關(guān)存儲器的文獻(xiàn)中，過去對DRAM、SRAM和閃存已經(jīng)提出了許多測試方法。美國專利4,468,759(題為″Testing Method and Apparatus for DRAM″，Roger Kung等)是用于DRAM的測試方法的一個例子。Kung公開了偽DRAM單元上的存儲電壓的調(diào)節(jié)，該存儲電壓用作檢測脆弱比特的讀出參考。將該電壓對1上升，對0下降。相反，MRAM存儲的不是電壓而是磁狀態(tài)。Fong的美國專利5,537,358(題為″Flash Memory having AdaptiveMemory and Method″)使用參考比特上的電壓變化來補償脆弱比特。美國專利6,105,152(題為″Devices and Method for Testing CellMargin of Memory Devices″，Kevin Duesman等)是用于識別脆弱比特的存儲器測試方法的另一個例子。在這個例子中，在測試期間，將定時信號的開始時間、持續(xù)時間或者電平中的至少一個改變到規(guī)定范圍之外，導(dǎo)致邊界存儲單元失效。這種技術(shù)不直接控制或者揭示脆弱比特的失效在什么點發(fā)生。


下面舉例說明本發(fā)明。本發(fā)明不受附圖的限制，附圖中相同的標(biāo)記表示相同的部件。附圖中圖1圖解了具有用于識別脆弱比特的電路的存儲器的一部分的示意圖；圖2圖解了根據(jù)本發(fā)明，識別存儲器中的脆弱比特的方法的流程圖；圖3圖解了具有用于識別脆弱比特的電路的存儲器的一部分的另一個實施例的示意圖；圖4圖解了圖1的存儲器的另一個實施例的示意圖；圖5圖解了圖3的存儲器的另一個實施例的示意圖；圖6圖解了用在圖1、3、4和5中的參考電路的另一個實施例的示意圖。
本領(lǐng)域的普通技術(shù)人員知道，圖中的元件的描繪方式只不過是為了清楚和簡明起見，不一定是按照比例繪制的。例如，圖中的某些元件相對于其它元件可能被夸大了，以有助于增進(jìn)對本發(fā)明的實施例的理解。
具體實施例方式
圖1圖解了具有用于識別脆弱比特的電路的存儲器10。存儲器10是具有多個單元的存儲器，每一個單元具有至少兩個不同的電阻狀態(tài)。一個具有電阻RR的存儲器參考電路12與具有電阻RB的待測存儲器比特單元14結(jié)合使用。存儲器比特單元14的第一端子如虛線所示連接到第一參考電壓端子，用于接收一個電壓VSS。存儲器比特單元14的第二端子如虛線所示連接到第一電流電極，該電流電極是一個N溝道晶體管16的源極的形式。這里所描繪的與存儲單元相關(guān)的所有虛線表示使用行和列選擇電路(未圖示)來將存儲單元連接在VSS和讀出放大器之間，讀出放大器由N溝道晶體管16、P溝道晶體管20、P溝道晶體管22以及N溝道晶體管26構(gòu)成。晶體管16具有第二電流電極，該第二電流電極是連接到晶體管20的漏極的漏極的形式。晶體管20具有連接到電源電壓端子的源極，用于接收電壓VDD。晶體管20的一個柵極在節(jié)點24連接到晶體管22的一個柵極，該節(jié)點24提供作為參考輸出信號的Reference Out信號。晶體管22的一個源極連接到VDD端子。晶體管22的一個漏極連接到晶體管26的一個漏極以及晶體管22的一個柵極。晶體管26的一個柵極連接到參考電路13中的一個節(jié)點31，用于接收第一參考電壓VREF1。晶體管26的一個源極連接到具有電阻RR的參考存儲單元28的第一端子。該參考存儲單元28的第二端子連接到VSS電壓端子。作為晶體管16的柵極的控制電極在節(jié)點30連接到參考電路13的參考選擇電路18的參考信號。參考選擇電路18的第一輸入接收第一參考電壓VREF1，參考選擇電路18的第二輸入接收第二參考電壓VREF2。參考選擇電路18的控制輸入端接收測試控制(TEST CONTROL)信號。該測試控制信號最好可以取第一值或者第二值，分別用于選擇VREF1和VREF2參考電壓。
在普通操作模式下，將測試控制信號設(shè)定為使得VREF1電壓輸入被施加于節(jié)點30。這樣，晶體管16和26的柵極被施加相同的電壓。假定晶體管16和26具有相同的物理尺寸，具有大的柵極寬度/長度比，使得柵極/源極電壓可以被近似為晶體管16和26的閾值電壓。那么，比特電阻RB和參考電阻RR在它們的端子之間具有大致相同的電壓。比特電阻RB具有低電阻狀態(tài)和高電阻狀態(tài)。參考電阻RR具有一個在RB的高電阻狀態(tài)和低電阻狀態(tài)之間的中間電阻。RR上的電壓產(chǎn)生一個電流IR，該電流通過晶體管26到達(dá)節(jié)點24，并通過晶體管22。作為晶體管22以二極管方式連接的結(jié)果，由晶體管22傳導(dǎo)的該電流IR確定了晶體管22的柵極和漏極上的電壓。晶體管20被連接以鏡像反射由晶體管22傳導(dǎo)的電流IR。
假設(shè)比特電阻RB在低電阻狀態(tài)，則通過存儲單元14和晶體管16的比特電流IB會大于通過參考單元28的電流IR。凈結(jié)果是BITOUT(比特輸出)上的電壓會低于REFERNECE OUT(參考輸出)上的電壓，表示低電阻狀態(tài)。
類似地，假設(shè)比特電阻RB在高電阻狀態(tài)，則通過存儲單元14和晶體管16的比特電流IB會小于通過參考單元28的電流IR。凈結(jié)果是BIT OUT(比特輸出)上的電壓會高于REFERNECE OUT(參考輸出)上的電壓，表示高電阻狀態(tài)。
由于工藝的變化，比特電阻會變化。低電阻狀態(tài)的某些比特的電阻值會稍稍小于或者等于參考值，從而通過標(biāo)準(zhǔn)測試。類似地，其它一些高電阻狀態(tài)的比特的電阻值可能會接近或者稍稍大于參考電阻，從而勉強通過標(biāo)準(zhǔn)測試。為了篩選出這些脆弱比特，測試控制信號能夠?qū)崿F(xiàn)一種測試模式，使得參考選擇電路18向節(jié)點30提供VREF2。合適的VREF2值會使得脆弱比特失效。存儲單元14可能具有接近參考電阻值的低態(tài)電阻值，使得IB只是稍稍大于IR。施加小于VREF1的VREF2會降低IB，從而，脆弱比特的IB會小于IR，從而使脆弱比特失效。類似地，存儲單元14可能具有接近參考電阻值的高態(tài)電阻值，使得IB只是稍稍大于IR。施加大于VREF1的VREF2會增大IB，從而，脆弱比特的IB會大于IR，從而使脆弱比特失效。
圖2所示為上述測試模式的流程圖。在開始步驟40之后，在步驟42將一個低態(tài)值寫入測試比特RB。在步驟44，通過選擇預(yù)定的測試參考電壓VREF2(其在幅度上小于VREF1)來測試測試比特RB。如果比特輸出(BIT OUT)信號是邏輯高電平，則在步驟46判定存儲單元14的比特電阻不足以可靠地讀出低值，并在步驟48指出是什么地方的比特失效。如果在晶體管20的漏極提供的比特輸出(BIT OUT)信號為邏輯低電平，則在步驟46判定存儲單元14的比特電阻足以可靠地讀出低值。如果比特沒有失效，在步驟50將高態(tài)值寫入測試比特RB。在步驟52，通過選擇預(yù)定的測試參考電壓VREF2(其在幅度上大于VREF1)來測試測試比特RB。如果比特輸出(BIT OUT)信號是邏輯低電平，則在步驟54判定存儲單元14的比特電阻不足以可靠地讀出高值，并在步驟48指出是什么地方的比特失效。如果在晶體管20的漏極提供的比特輸出(BIT OUT)信號為邏輯高電平，則存儲單元14的比特電阻足以可靠地讀出高值。在步驟56，該比特通過。可以對另外的存儲單元(如果有的話)重復(fù)所述測試。
應(yīng)當(dāng)注意，在步驟44和46中，可以進(jìn)行判斷以對VREF1和VREF2使用不同的值重復(fù)測試。這樣，可以進(jìn)行一個掃描操作，以精確地確定存儲單元的值與邊際電阻(臨界電阻)有多接近。類似地，可以對VREF1和VREF2使用不同的值來重復(fù)步驟52和54。
如圖3所示的是另一個存儲器，也就是存儲器60，其中的讀出放大器采用了不同的方案，其中，使用了公共電流而不是公共柵極來實現(xiàn)對讀出放大器的偏置。一個P溝道晶體管64具有一個源極連接到VDD電壓端子，其一個柵極在節(jié)點62連接到參考電路77的參考選擇電路80的輸出。晶體管64的一個漏極提供“比特輸出”信號，并被連接到一個N溝道晶體管68的漏極。晶體管68的源極連接到具有比特電阻RB的存儲單元72的第一端子。如前所述，晶體管68的源極可以直接連接到存儲單元72，或者可以通過行選擇和/或列選擇電路連接。類似地，存儲單元72的第二端子可以連接到一個電源電壓端子，用以接收VSS，或者可以通過行選擇和/或列選擇電路連接。一個P溝道晶體管66的一個源極連接到一個端子用以接收VDD。晶體管66的一個柵極連接到參考電路77中的一個節(jié)點63，并連接到第一參考電壓VREF1晶體管66的漏極提供“參考輸出”信號，并被連接到以二極管方式連接的N溝道晶體管70的柵極和漏極。晶體管70的柵極在節(jié)點78被連接到晶體管68的柵極。晶體管70的源極被連接到具有參考電阻值RR的參考存儲單元74的第一端子。存儲參考電路76由晶體管66、晶體管70和參考存儲單元74構(gòu)成。參考存儲單元74的第二端子連接到用于接收VSS電源電壓的端子。參考存儲單元74的第一端子和第二端子可以直接分別連接到晶體管70和VSS電源電壓端子，或者可以通過行選擇和/或列選擇電路(未圖示)連接。參考選擇電路80的第一輸入連接到VREF1信號，參考選擇電路80的第二輸入連接到VREF2信號。
在工作時，VREF1以一個已知的電壓偏置晶體管66，以建立一個通過晶體管66的參考電流IR1。該電流IR1進(jìn)一步偏置按二極管方式連接的晶體管70，在節(jié)點78上建立一個電壓。該電流IR1繼續(xù)通過晶體管70到達(dá)參考存儲單元74。假定晶體管68和70具有相同的物理尺寸，具有大的柵極寬度/長度比，使得柵極/源極電壓可以被近似為晶體管68和70的閾值電壓。參考存儲單元74和比特單元72兩端的電壓大致相同。比特單元電阻RB產(chǎn)生一個電流IB。在正常操作中，測試控制信號使得VREF1被置于節(jié)點62上。晶體管64被設(shè)計為與晶體管66匹配，從而，在這種情況下，電流IR2與電流IR1相同。如果比特電阻RB在低態(tài)，使得電阻RB小于電阻RR，則電流IB會大于IR1，在“比特輸出”的電壓會小于“參考輸出”信號的電壓。另一方面，如果比特電阻RB在高態(tài)，使得電阻RB大于電阻RR，則電流IB會小于IR1?！氨忍剌敵觥鄙系碾妷簳笥凇皡⒖驾敵觥毙盘柕碾妷?。
由于工藝的變化，比特電阻會變化。低電阻狀態(tài)的某些比特的電阻值會稍稍小于或者等于參考值，從而通過標(biāo)準(zhǔn)測試。類似地，其它一些高電阻狀態(tài)的比特的電阻值可能會接近或者稍稍大于參考電阻，從而勉強通過標(biāo)準(zhǔn)測試。為了篩選出這些脆弱比特，測試控制信號能夠?qū)崿F(xiàn)一種測試模式，使得參考選擇電路18向節(jié)點62提供VREF2。合適的VREF2值會使得脆弱比特失效。存儲單元72可能具有接近參考電阻值的低態(tài)電阻值，使得IB只是稍稍大于IR2。施加小于VREF1的VREF2會增大IR2，從而，脆弱比特的IB會小于IR2，從而使脆弱比特失效。類似地，存儲單元72可能具有接近參考電阻值的高態(tài)電阻值，使得IB只是稍稍小于IR2。施加大于VREF1的VREF2會減小IR2，從而，脆弱比特的IB會大于IR2，從而使脆弱比特失效。
如圖4所示的是圖1所示的存儲器10的另一種形式。為了比較的目的，圖4和圖1之間共同的元件用相同的標(biāo)記表示。一個存儲器參考電路81的P溝道晶體管82的源極連接到用于接收電源電壓VDD的端子。晶體管82的柵極連接到其漏極，并連接到晶體管20的柵極和P溝道晶體管84的柵極。晶體管84的源極連接到用以接收電源電壓VDD的端子。晶體管82的漏極連接到N溝道晶體管88的漏極。參考電路13的節(jié)點31和第一參考電壓VREF1連接到被連接在一起的晶體管88的柵極和N溝道晶體管92的柵極。晶體管84的漏極被連接到一個參考輸出(REFEREBCE OUT)端子，并連接到晶體管92的漏極。每一個晶體管88和92的源極連接在一起。晶體管88的源極連接到具有電阻RH的高參考存儲單元90的第一端子。該參考存儲單元90的第二端子連接到VSS電壓端子。晶體管92的源極連接到具有電阻RL的低參考存儲單元94的第一端子。該參考存儲單元94的第二端子連接到VSS電源電壓端子。通過虛線所示的行選擇和列選擇電路(未圖示)，存儲單元90和94分別連接在VSS電源電壓端子和晶體管88和92之間。圖4中的存儲器的所有剩余電路的連接與前面對圖1的描述一樣，并使用了相同的元件標(biāo)號。
在工作時，存儲器參考電路81執(zhí)行與圖1的存儲參考單元12相同的功能。在普通工作模式下，將“測試控制”信號設(shè)定為使得VREF1電壓輸入被施加給節(jié)點30。這樣，晶體管16、88和92的柵極被施加相同的電壓。假定晶體管16、88和92具有相同的物理尺寸，具有大的柵極寬度/長度比，使得柵極/源極電壓可以被近似為晶體管16、88和92的閾值電壓。這樣，比特電阻RB和參考電阻RH和RL在它們的端子之間具有大致相同的電壓。比特電阻RB具有低電阻態(tài)和高電阻態(tài)。將參考電阻RL制造得類似于RB的低電阻態(tài)，將參考電阻RH制造得類似于RB的高電阻態(tài)。RL和RH的并聯(lián)組合的兩端的電壓產(chǎn)生一個電流2IR。電流IR流過每一個晶體管88和92。作為晶體管82按照二極管方式連接的結(jié)果，晶體管82傳導(dǎo)的電流IR在晶體管82的柵極和漏極上確定了電壓。晶體管20和84被連接為鏡像反射晶體管82所傳導(dǎo)的電流IR。
假設(shè)比特電阻RB在低電阻態(tài)，則通過存儲單元14和晶體管16的比特電流IB會大于參考電流IR。凈結(jié)果是“比特輸出”上的電壓會小于“參考輸出”上的電壓，這表明低電阻態(tài)。
類似地，假設(shè)比特電阻RB在高電阻態(tài)，則通過存儲單元14和晶體管16的比特電流IB會小于通過參考單元28的參考電流IR。凈結(jié)果是“比特輸出”上的電壓會高于“參考輸出”上的電壓，這表明高電阻態(tài)。
由于工藝的變化，比特電阻會變化。低電阻狀態(tài)的某些比特的電阻值會稍稍小于或者等于參考值，從而通過標(biāo)準(zhǔn)測試。類似地，其它一些高電阻狀態(tài)的比特的電阻值可能會接近或者稍稍大于參考電阻，從而勉強通過標(biāo)準(zhǔn)測試。為了篩選出這些脆弱比特，測試控制信號能夠?qū)崿F(xiàn)一種測試模式，使得參考選擇電路18向節(jié)點30提供VREF2。合適的VREF2值會使得脆弱比特失效。存儲單元14可能具有接近參考電阻值的低態(tài)電阻值，使得IB只是稍稍大于IR。施加小于VREF1的VREF2會減小IB，從而，脆弱比特的IB會小于IR，從而使脆弱比特失效。類似地，存儲單元14可能具有接近參考電阻值的高態(tài)電阻值，使得IB只是稍稍大于IR。施加大于VREF1的VREF2會增大IB，從而，脆弱比特的IB會大于IR，從而使脆弱比特失效。
如圖5所示的是圖3所示的存儲器60的另一種形式。為了比較的目的，圖5和圖3之間共同的元件用相同的標(biāo)記表示。一個存儲器參考電路100的P溝道晶體管102的源極連接到用于接收電源電壓VDD的電源電壓端子。晶體管102的柵極連接到參考電路77的一個節(jié)點63以及第一參考電壓VREF1，并連接到參考選擇電路80的第一輸入。晶體管102的漏極在節(jié)點105連接到N溝道晶體管106的漏極。晶體管106的柵極連接到晶體管68的柵極，并在節(jié)點105連接到晶體管106的漏極。晶體管106的源極連接到具有高電阻值RH的參考存儲單元112的第一端子。該連接可以是直接連接，或者通過行選擇電路和列選擇電路(未圖示)中的一個或者兩個連接。參考存儲單元112的第二端子通過行選擇電路和列選擇電路(未圖示)中的一個或者兩個，或者直接連接到用于接收電壓VSS的參考電壓端子。P溝道晶體管104的源極連接到用于接收VDD的電源電壓端子。晶體管104的柵極共同連接到晶體管102的柵極和第一參考電壓VREF1。晶體管104的漏極提供“參考輸出”信號，并連接到N溝道晶體管108的漏極。晶體管108的柵極連接到節(jié)點105，晶體管108的源極在節(jié)點110連接到晶體管106的源極。晶體管108的源極也連接到具有低電阻值RL的參考存儲單元114的第一端子。該連接可以是直接連接，或者通過行選擇電路和列選擇電路(未圖示)中的一個或者兩個連接。參考存儲單元114的第二端子通過行選擇電路和列選擇電路(未圖示)中的一個或者兩個，或者直接連接到用于接收VSS的參考電壓端子。
在工作時，VREF1以一個已知的電壓偏置晶體管102和104，以分別建立相等的通過晶體管102和104的參考電流IR1。該電流IR1進(jìn)一步偏置按二極管方式連接的晶體管106，在節(jié)點105上建立一個電壓。該電流IR1繼續(xù)分別通過晶體管106和108到達(dá)參考存儲單元112和114。假定晶體管68、106和108具有相同的物理尺寸，具有大的柵極寬度/長度比，使得柵極/源極電壓可以被近似為晶體管68、106和108的閾值電壓。參考存儲單元112和114和比特單元72兩端的電壓大致相同。比特單元電阻RB產(chǎn)生一個電流IB。在正常操作中，測試控制信號使得VREF1被置于節(jié)點62上。晶體管64被設(shè)計為與晶體管102和104匹配，從而，在這種情況下，電流IR2與電流IR1相同。如果比特電阻RB在低態(tài)，使得電阻RB小于電阻RH和RL的平均，則電流IB會大于IR1，在“比特輸出”的電壓會小于“參考輸出”信號的電壓。另一方面，如果比特電阻RB在高態(tài)，使得電阻RB大于電阻RH和RL的平均，則電流IB會小于IR1?！氨忍剌敵觥鄙系碾妷簳笥凇皡⒖驾敵觥毙盘柕碾妷?。
由于工藝的變化，比特電阻會變化。低電阻狀態(tài)的某些比特的電阻值會稍稍小于或者等于參考值，從而通過標(biāo)準(zhǔn)測試。類似地，其它一些高電阻狀態(tài)的比特的電阻值可能會接近或者稍稍大于參考電阻，從而勉強通過標(biāo)準(zhǔn)測試。為了篩選出這些脆弱比特，測試控制信號能夠?qū)崿F(xiàn)一種測試模式，使得參考選擇電路80向節(jié)點62提供VREF2。合適的VREF2值會使得脆弱比特失效。存儲單元72可能具有接近參考電阻值的低態(tài)電阻值，使得IB只是稍稍大于IR。施加小于VREF1的VREF2會增大IR2，從而，脆弱比特的IB會小于IR2，從而使脆弱比特失效。類似地，存儲單元72可能具有接近參考電阻值的高態(tài)電阻值，使得IB只是稍稍小于IR。施加大于VREF1的VREF2會減小IR2，從而，脆弱比特的IB會大于IR2，從而使脆弱比特失效。
圖6所示為圖1、3、4和5中的參考電路13和77的另一種形式，被標(biāo)記為參考電路13’或者17’。為了方便，只是圖示了單張圖，而不是分別對圖1、3、4和5重復(fù)該圖。因此，使用另一套參考標(biāo)號。第一參考電壓VREF1連接到參考選擇電路18、80的第一輸入。第二參考電壓VREF2連接到參考選擇電路18、20的第二輸入，并連接到節(jié)點30、62。參考選擇電路18、80的輸出連接到節(jié)點31、63。測試控制信號(TEST CONTROL)連接到參考選擇電路18、80的控制端子，用于控制是否由參考選擇電路18、80將輸入的VREF1或者輸入的VREF2置于節(jié)點31、63上。
在工作時，在正常模式下，此備選方案將VREF2參考電壓置于節(jié)點31、63和節(jié)點30、62上，而不是象在圖1、3、4和5中那樣將VREF1置于節(jié)點31、63和節(jié)點30、62上。在測試模式下，象圖1、3、4、5中描述的那樣將VREF1置于節(jié)點31、63上，將VRRE2置于節(jié)點30、62上。因此，從操作上看，對于上述每一個實施例，在測試模式下是一樣的。
這樣，就提供了一種存儲器，比如MRAM，其具有至少兩種不同的電阻狀態(tài)的單元，以及用于識別脆弱比特的電路，在被讀取時，脆弱比特可能會提供不準(zhǔn)確的值。通過在讀出放大器內(nèi)使用不同的參考電壓，可以不用使用外部因素(比如溫度和電源電壓的變化)，并且不用修改存儲器的定時和時鐘信號，能夠?qū)崿F(xiàn)所述指示。在圖解的形式中，這里所提供的方法使得讀出放大器在邏輯電路和第二參考電壓或者電流的控制下是不平衡的。結(jié)果，這里所提供的存儲器測試電路能夠提高工作時的可靠性，并將用現(xiàn)有的方法舉例說明了的具有欺騙性的脆弱比特以及錯誤的存在減至最低。使用本發(fā)明使得對邊界電阻比特的檢測稱為可能，這使得存儲器更為可靠，不會由于存在脆弱存儲單元比特而出錯。
識別出脆弱比特后，可以用存儲器冗余來修復(fù)存儲器。取決于所識別的脆弱比特的數(shù)量，可以通過冗余來修復(fù)存儲器，或者，如果剩下的冗余量不足，則只能廢棄該存儲器。
應(yīng)當(dāng)理解，這里由參考選擇電路18和80提供的參考電壓選擇電路可以被實現(xiàn)為多路復(fù)用電路，或者可以使用各種邏輯電路來實現(xiàn)響應(yīng)于控制信號提供預(yù)定值的一個或者兩個參考電壓的功能。
因為實現(xiàn)本發(fā)明的設(shè)備絕大部分是由本領(lǐng)域的普通技術(shù)人員已知的電子部件和電路構(gòu)成的，在這里沒有更為詳盡的解釋電路的細(xì)節(jié)，對于理解本發(fā)明所包含的概念來說，或者對于不對本發(fā)明的教導(dǎo)產(chǎn)生困惑和理解上的偏差來說，只有上面所描述的部分是必需的。
在前面的說明中，參照具體實施例對本發(fā)明進(jìn)行了描述。但是，本領(lǐng)域的普通技術(shù)人員理解，可以進(jìn)行各種各樣的修改和變化而不超出權(quán)利要求所給出的本發(fā)明的范圍。例如，這里所公開的與參考選擇電路一起使用的讀出放大器的電路實現(xiàn)方式是可變的，用于在各種方法中進(jìn)行數(shù)據(jù)的讀出。盡管圖解的是特定導(dǎo)電類型的MOSFET，但是應(yīng)當(dāng)理解，可以改變導(dǎo)電類型(交換第一導(dǎo)電類型(N溝道)和第二導(dǎo)電類型(P溝道)或者反之)，或者改變晶體管的類型，來實現(xiàn)互連結(jié)構(gòu)?？梢允褂糜酶鞣N磁阻隨機存取存儲器結(jié)構(gòu)實現(xiàn)的存儲器。編程和讀出磁阻隨機存取存儲器的操作的類型可以變化，并與這里所教導(dǎo)的方法一起使用。因此，說明書和附圖應(yīng)當(dāng)被視為說明性的，而不是限制性的。所有上述變化都應(yīng)被包括在本發(fā)明的范圍之內(nèi)。
上面針對具體實施例描述了對問題的解決方案及其優(yōu)點。但是，所述優(yōu)點、對問題的解決以及任何可能導(dǎo)致任何優(yōu)點或者解決方案，或者使這種優(yōu)點和解決方案更為顯著的因素，都不應(yīng)視為任何或者所有權(quán)利要求的關(guān)鍵的、必需的或者基本的特征或者因素。這里所使用的術(shù)語“包括”及其任何變化的形式，所要表達(dá)的意思是“非排他性的包括”。這樣，包括一組元素的工藝、方法、制品或者設(shè)備不是只包括這些元素，而是還可以包括沒有明確列出的，或者這樣的工藝、方法、制品或者設(shè)備固有的其它元素。這里所用的術(shù)語“一個”，是指一個或者多于一個。這里所用的術(shù)語“多個”，是指兩個或者多于兩個。術(shù)語“另一個”是指至少一個或者更多個“第二個”。術(shù)語“包括”和/或“具有”是指開放性的“包括”。術(shù)語“連接”不一定是指“直接連接”，也不一定是指“機械連接”。
權(quán)利要求
1.一種具有至少兩種電阻狀態(tài)的存儲器，包括存儲單元；第一參考存儲單元；參考電壓選擇電路，其具有接收第一參考電壓的第一輸入、接收第二參考電壓的第二輸入以及接收控制信號的第三輸入，以及根據(jù)所述控制信號提供所述第一參考電壓或者第二參考電壓之一的輸出；第一導(dǎo)電類型的第一晶體管，其具有連接到所述存儲單元的第一電流電極，第二電流電極，以及連接到所述參考電壓選擇電路的輸出、用以接收所述第一參考電壓或者第二參考電壓之一的控制電極；第二導(dǎo)電類型的第二晶體管，其具有連接到所述第一晶體管的第二電流電極的第一電流電極，連接到第一電壓端子的第二電流電極，以及控制電極；第一導(dǎo)電類型的第三晶體管，其具有連接到所述第一參考存儲單元的第一電流電極，連接為接收所述第一參考電壓的控制電極，以及第二電流電極；以及第二導(dǎo)電類型的第四晶體管，其具有連接到所述第三晶體管的第二電流電極的第一電流電極，連接到第四晶體管的第一電流電極和第二晶體管的控制電極的控制電極，以及連接到所述第一電壓端子的第二電流電極。
2.如權(quán)利要求1所述的存儲器，還包括第二參考存儲單元；第一導(dǎo)電類型的第五晶體管，其具有連接到所述第二參考存儲單元以及所述第三晶體管的第一電流電極的第一電流電極，連接到第三晶體管的控制電極的控制電極，以及第二電流電極；以及第二導(dǎo)電類型的第六晶體管，其具有連接到第五晶體管的第二電流電極的第一電流電極，連接到第四晶體管的控制電極的控制電極，以及連接到所述第一電壓端子的第二電流電極。
3.如權(quán)利要求2所述的存儲器，其中，所述存儲單元可被編程為高電阻狀態(tài)或者低電阻狀態(tài)，所述第一參考存儲單元被編程為高電阻狀態(tài)，所述第二參考存儲單元被編程為低電阻狀態(tài)。
4.如權(quán)利要求1所述的存儲器，其中，當(dāng)所述控制信號具有第一值時，所述參考電壓選擇電路將所述第一參考電壓提供給第一晶體管的控制電極，當(dāng)所述控制信號具有第二值時，所述參考電壓選擇電路將所述第二參考電壓提供給第一晶體管的控制電極。
5.如權(quán)利要求1所述的存儲器，其中，所述存儲單元可被編程為高電阻狀態(tài)或者低電阻狀態(tài)，所述第一參考存儲單元被編程為預(yù)定電阻。
6.如權(quán)利要求5所述的存儲器，其中，所述預(yù)定電阻為不同于所述高電阻狀態(tài)和所述低電阻狀態(tài)的值。
7.如權(quán)利要求1所述的存儲器，其中，所述第二參考電壓的值不同于所述第一參考電壓。
8.如權(quán)利要求1所述的存儲器，其中，所述第一晶體管的第二電流電極提供輸出信號，所述第三晶體管的第二電流電極提供參考輸出信號。
9.一種測試具有至少兩個電阻狀態(tài)的存儲器的方法，其中，該存儲器包括可編程為至少兩個電阻狀態(tài)中的任何一個的存儲單元；具有連接到所述存儲單元的第一電流電極、連接到電壓端子的第二電流電極、以及控制電極的第一晶體管；被編程為預(yù)定電阻的參考存儲單元，以及具有連接到所述參考存儲單元的第一電流電極、連接到所述電壓端子的第二電流電極、以及控制電極的第二晶體管；該方法包括向所述存儲單元寫入所述至少兩個電阻狀態(tài)中的第一個；向所述第二晶體管的控制電極提供第一參考電壓值，并向所述第一晶體管的控制電極提供不同于所述第一參考電壓值的第二參考電壓值；以及在提供所述第一和第二參考電壓值之后，判斷所述存儲單元是否被編程到所述至少兩個電阻狀態(tài)中的所述第一個。
10.如權(quán)利要求9所述的方法，在判斷所述存儲單元是否被編程到所述至少兩個電阻狀態(tài)中的所述第一個之后，還包括修改所述第二參考電壓值以產(chǎn)生一個修改后的第二參考電壓值；向所述第一晶體管的控制電極提供不同于所述第一參考電壓值的修改后的第二參考電壓值；以及在提供了修改后的第二參考電壓值之后，判斷存儲單元是否被編程到所述至少兩個電阻狀態(tài)中的所述第一個。
11.如權(quán)利要求9所述的方法，還包括向所述存儲單元寫入所述至少兩個電阻狀態(tài)中的第二個；向所述第二晶體管的控制電極提供所述第一參考電壓值；向所述第一晶體管的控制電極提供不同于所述第一和第二參考電壓值的第三參考電壓值；以及在提供了所述第一和第三參考電壓值之后，判斷存儲單元是否被編程到所述至少兩個電阻狀態(tài)中的所述第二個。
12.如權(quán)利要求9所述的方法，其中，所述至少兩個電阻狀態(tài)包括一個高電阻狀態(tài)和一個低電阻狀態(tài)，其中，當(dāng)所述至少兩個電阻狀態(tài)中的第一個是低電阻狀態(tài)時，所述第二參考電壓值小于所述第一參考電壓值，當(dāng)所述至少兩個電阻狀態(tài)中的第一個是高電阻狀態(tài)時，所述第二參考電壓值大于所述第一參考電壓值。
全文摘要
測試具有至少兩個電阻狀態(tài)的存儲器(10、60)。在一種方式中，該存儲器包括具有連接到存儲單元(14、64)的電流電極的第一晶體管(16、68)和具有連接到參考存儲單元(28、74)的電流電極的第二晶體管(26、66)。第一晶體管的控制電極根據(jù)測試控制信號接收第一參考電壓或者第二參考電壓。第二晶體管的控制電極接收第一參考電壓。在測試模式下，在用一個電阻狀態(tài)對存儲單元編程后，將第二參考電壓(不同于第一參考電壓)提供給第一晶體管。然后讀所述存儲單元以判斷存儲器是否讀出了前面所編程的電阻狀態(tài)。在一種實施例中，該測試模式可以用來識別存儲器中的脆弱比特。
文檔編號G11C11/16GK1685445SQ03822968
公開日2005年10月19日 申請日期2003年7月22日 優(yōu)先權(quán)日2002年9月26日
發(fā)明者約瑟夫·J.·納哈斯, 托馬斯·W.·安德, 布拉德利·J.·加尼 申請人:飛思卡爾半導(dǎo)體公司