專利名稱：半導(dǎo)體存儲(chǔ)裝置及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置，特別涉及多路復(fù)用地址端子和數(shù)據(jù)端子的構(gòu)成的半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
一直以來(lái)，公知如下半導(dǎo)體存儲(chǔ)裝置通過(guò)共用輸入地址信號(hào)的地址端子(引腳)和輸入或輸出數(shù)據(jù)信號(hào)的數(shù)據(jù)端子(引腳)，多路復(fù)用地址信號(hào)和數(shù)據(jù)信號(hào)，從而減少端子數(shù)(例如參照后記的專利文獻(xiàn)1)。圖8為表示后記的專利文獻(xiàn)1所述的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的圖。
如圖8所示，該靜態(tài)RAM(隨機(jī)存取存儲(chǔ)器)包括靜態(tài)存儲(chǔ)單元陣列4；列解碼器5；行解碼器6；讀/寫緩沖器(也叫“讀/寫放大器”)7；鎖存器電路8A-8C；輸出緩沖器9；地址端子A14～8，輸入地址信號(hào)的高位7比特A14-A8；地址·數(shù)據(jù)共用端子2，由地址信號(hào)的低位8比特A7-A0和并行的8比特?cái)?shù)據(jù)D7-D0共用；控制端子，分別輸入控制寫入的寫使能信號(hào)/WE、控制數(shù)據(jù)讀出的輸出使能信號(hào)/OE、控制芯片激活的片選信號(hào)/CS。在圖8所示的構(gòu)成中，地址信號(hào)A7-A0，通過(guò)片選信號(hào)/CS的下降沿，被鎖存器電路8B鎖存，供給至行解碼器6，直到片選信號(hào)/CS上升沿為止，共用端子2的功能是作為數(shù)據(jù)端子。鎖存器電路8A在寫使能信號(hào)/WE為非激活狀態(tài)(高電平)的期間，直接輸出地址信號(hào)A14-A8，當(dāng)寫使能信號(hào)/WE為激活狀態(tài)(低電平)時(shí)保持輸出值。鎖存器電路8C在寫使能信號(hào)/WE的高電平到低電平的變化沿，采樣共用端子2的數(shù)據(jù)。
圖9(a)及圖9(b)為用于說(shuō)明圖8所示的半導(dǎo)體存儲(chǔ)裝置的讀出周期和寫入周期的時(shí)序操作的時(shí)序圖。參照?qǐng)D8及圖9(a)，在讀出時(shí)，從未圖示的CPU側(cè)通過(guò)地址總線供給15比特的地址信號(hào)A0-A14，片選信號(hào)/CS變?yōu)榧せ顮顟B(tài)(低電平)(時(shí)刻t1)，則低位8比特的地址信號(hào)A7-A0被鎖存器電路8B鎖存，其后，把共用端子2作為高阻抗繼續(xù)，通過(guò)使輸出使能信號(hào)/OE變?yōu)榧せ顮顟B(tài)(低電平)，在時(shí)刻t2，從輸出緩沖器9向共用端子2并行輸出8比特的讀出數(shù)據(jù)D7-D0。
然后，參照?qǐng)D8及圖9(b)，在寫入時(shí)，從未圖示的CPU側(cè)通過(guò)地址總線輸出地址信號(hào)A0-A14，片選信號(hào)/CS變?yōu)榈碗娖?時(shí)刻t3)，則低位8比特的地址信號(hào)A7-A0被鎖存器電路8B鎖存，其后，從CPU側(cè)對(duì)共用端子2供給8比特寫入數(shù)據(jù)D7-D0，在時(shí)刻t4，使寫使能信號(hào)/WE變?yōu)榧せ顮顟B(tài)(低電平)，D7-D0被鎖存器電路8B鎖存，通過(guò)寫緩沖器7，向選擇的存儲(chǔ)單元進(jìn)行8比特?cái)?shù)據(jù)D7-D0的寫入。另外，在后記的專利文獻(xiàn)1中，記載了即使對(duì)于動(dòng)態(tài)RAM也通過(guò)共用地址端子和數(shù)據(jù)端子以減少端子數(shù)，該動(dòng)態(tài)RAM通過(guò)行地址選通信號(hào)/RAS的下降沿鎖存低位地址，通過(guò)列地址選通信號(hào)/CAS的下降沿鎖存高位地址，并分別供給至行解碼器和列解碼器。
近來(lái)，便攜式終端除了具有通話功能外，還有通過(guò)電子郵件傳送圖像、通過(guò)訪問(wèn)因特網(wǎng)傳送音樂、動(dòng)畫等多媒體功能，從而所搭載的存儲(chǔ)器向高性能化、大容量化發(fā)展。作為向大容量、高性能化發(fā)展的便攜式終端用的半導(dǎo)體存儲(chǔ)裝置，開發(fā)了搭載頁(yè)模式功能、可以快速讀頁(yè)的半導(dǎo)體存儲(chǔ)器(例如后記的非專利文獻(xiàn)1)。此外，如下述的DRAM(也叫“偽SRAM”)也是公知的；具有模擬SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)的自動(dòng)預(yù)充電功能，可以由脈沖串模式和頁(yè)模式讀出數(shù)據(jù)(專利文獻(xiàn)2)。
以下針對(duì)便攜式終端用的非同步SRAM接口標(biāo)準(zhǔn)的半導(dǎo)體存儲(chǔ)裝置的頁(yè)模式的操作，說(shuō)明其概要。在頁(yè)模式(也叫“快頁(yè)模式”)中，連續(xù)存取同一頁(yè)面內(nèi)的多個(gè)字。圖10為表示通過(guò)頁(yè)模式讀出時(shí)的操作時(shí)序的圖，是基于后記的非專利文獻(xiàn)1的第26頁(yè)、圖3而得。在讀出模式的初始，芯片使能信號(hào)CE1為激活狀態(tài)(低電平)，輸出使能信號(hào)/OE也為激活狀態(tài)(低電平)，由于是讀出模式，因此寫使能信號(hào)/WE保持在非激活狀態(tài)(高電平)。在圖10所示的例中，通過(guò)21比特的地址信號(hào)A0-A20中的低位3比特的地址信號(hào)A0-A2，指定頁(yè)面內(nèi)的地址(頁(yè)面大小為8個(gè)字)，從數(shù)據(jù)端子DQ連續(xù)輸出8個(gè)字的量的同一頁(yè)面內(nèi)的讀出數(shù)據(jù)。如此，在頁(yè)模式中，提高了連續(xù)讀出大量數(shù)據(jù)時(shí)的性能。在圖10所示的例中，作為一例頁(yè)地址時(shí)間tpAA為幾十納秒，該頁(yè)地址時(shí)間tpAA為從頁(yè)地址的變化到把相對(duì)的字?jǐn)?shù)據(jù)從數(shù)據(jù)端子DQ輸出的存取時(shí)間。另外，圖10的信號(hào)UB和LB，為控制高位字節(jié)/低位字節(jié)存取的信號(hào)，在以字為單位的讀、寫中例如為低電平，但由于是與本發(fā)明的主題無(wú)直接關(guān)系的信號(hào)，因此省略其說(shuō)明。
專利文獻(xiàn)1特開平2-177190號(hào)公報(bào)(第3、第4頁(yè)，圖2-圖6)專利文獻(xiàn)2特開2003-233989號(hào)公報(bào)(第3、4頁(yè)，圖1、2)非專利文獻(xiàn)1“攜帶電話用途向けメモリ高速ペ一ジモ一ド搭載モバイルFCRAM(R)MB82DPS02183B/MB82DP02322A”、FUJITSU ELECTRIC DEVICES NEWS FIND Vol.20，No.6，2002年，因特網(wǎng)URL<http//edevice.fujitsu.com/jp/catalog/find/20-6/pdff24-27.pdf>(平成15年9月11日檢索)如上所述，在便攜式終端等中，例如多媒體功能對(duì)應(yīng)的便攜用途的存儲(chǔ)器顯著大容量化，隨之，地址信號(hào)的根數(shù)(比特?cái)?shù))也增大。例如上述非專利文獻(xiàn)1所述的非同步型SRAM接口互換、快頁(yè)模式功能搭載的半導(dǎo)體存儲(chǔ)裝置，2M字×16比特(32M比特)構(gòu)成時(shí)，具有21比特的地址信號(hào)(21個(gè)地址引腳)、16比特的數(shù)據(jù)信號(hào)(16個(gè)I/O引腳)，共計(jì)37個(gè)引腳。伴隨著存儲(chǔ)器容量的進(jìn)一步增大，必然導(dǎo)致地址引腳數(shù)量的增大，導(dǎo)致半導(dǎo)體存儲(chǔ)裝置面積的增大、裝置的大型化。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種全新設(shè)計(jì)方式的半導(dǎo)體存儲(chǔ)裝置及其控制方法，可以既抑制端子數(shù)的增多又能夠快速存取。
為達(dá)成上述目的，本發(fā)明的第1方式的半導(dǎo)體存儲(chǔ)裝置，把地址端子的一部分和數(shù)據(jù)端子共用，把余下的地址端子的一部分作為頁(yè)面內(nèi)連續(xù)存取用的地址使用。本發(fā)明為下述構(gòu)成地址端子的一部分作為和輸出及/或輸入用的數(shù)據(jù)端子共用的共用端子，把上述地址端子的剩余的一部分或全部作為用于頁(yè)面內(nèi)的存取的地址專用端子，對(duì)于由來(lái)自上述共用端子的地址選擇的頁(yè)面，根據(jù)輸入到上述地址專用端子的地址信號(hào)，由上述共用端子進(jìn)行頁(yè)面內(nèi)多個(gè)數(shù)據(jù)的連續(xù)的輸出及/或輸入。
本發(fā)明的其他方式(第2方式)的半導(dǎo)體存儲(chǔ)裝置，輸入(n+m)比特(n、m為規(guī)定的正整數(shù))的地址信號(hào)，進(jìn)行向存儲(chǔ)單元陣列的存取，至少包括共用端子，用于輸入n比特的地址信號(hào)的地址端子的一部分或全部、與用于進(jìn)行比特幅度為n比特以下的數(shù)據(jù)的輸出的數(shù)據(jù)端子共用；地址專用端子，輸入m比特的地址信號(hào)，在讀出時(shí)，從上述共用端子輸入n比特的地址信號(hào)之后，根據(jù)從上述地址專用端子輸入的m比特的地址信號(hào)，從上述共用端子連續(xù)的讀出頁(yè)面內(nèi)的多個(gè)數(shù)據(jù)。
本發(fā)明的進(jìn)一步其他的方式(第3方式)的半導(dǎo)體存儲(chǔ)裝置，輸入(n+m)比特(n、m為規(guī)定的正整數(shù))的地址信號(hào)，進(jìn)行向存儲(chǔ)單元陣列的存取，至少包括共用端子，用于輸入n比特的地址信號(hào)的地址端子的一部分或全部、與用于進(jìn)行比特幅度為n比特以下的數(shù)據(jù)的輸入及輸出的數(shù)據(jù)端子共用；地址專用端子，輸入m比特的地址信號(hào)，在寫入時(shí)，輸入n比特的地址信號(hào)之后，根據(jù)從上述地址專用端子輸入的地址信號(hào)，從上述共用端子連續(xù)輸入的多個(gè)數(shù)據(jù)，被寫入到選擇的頁(yè)面內(nèi)。
在本發(fā)明的上述第2方式的半導(dǎo)體存儲(chǔ)裝置中，含有控制電路，輸入控制信號(hào)，該控制信號(hào)表示從上述半導(dǎo)體存儲(chǔ)裝置外部向上述半導(dǎo)體存儲(chǔ)裝置供給的地址信號(hào)有效，根據(jù)上述控制信號(hào)，生成鎖存時(shí)序信號(hào)；鎖存器電路，根據(jù)上述鎖存時(shí)序信號(hào)，對(duì)從上述共用端子輸入的地址信號(hào)進(jìn)行采樣，向解碼上述地址信號(hào)的解碼器供給上述采樣了的地址信號(hào)；多路復(fù)用電路，在讀出時(shí)，并行的接收從上述存儲(chǔ)單元陣列讀出的頁(yè)面內(nèi)的多個(gè)數(shù)據(jù)，根據(jù)從上述地址專用端子輸入的m比特的地址信號(hào)，把上述多個(gè)數(shù)據(jù)多重化為一條數(shù)據(jù)，并從上述共用端子依次輸出。在本發(fā)明中，由用于進(jìn)行數(shù)據(jù)的輸出并進(jìn)行數(shù)據(jù)輸入的輸入輸出端子構(gòu)成上述共用端子，在寫入時(shí)，輸入n比特的地址信號(hào)之后，根據(jù)從上述地址專用端子輸入的地址信號(hào)，而從上述共用端子連續(xù)輸入的多個(gè)數(shù)據(jù)，被寫入到選擇的頁(yè)面內(nèi)。
在本發(fā)明的上述第3方式的半導(dǎo)體存儲(chǔ)裝置中，含有控制電路，輸入控制信號(hào)，該控制信號(hào)表示從上述半導(dǎo)體存儲(chǔ)裝置外部向上述半導(dǎo)體存儲(chǔ)裝置供給的地址信號(hào)有效，根據(jù)上述控制信號(hào)，生成鎖存時(shí)序信號(hào)；鎖存器電路，根據(jù)上述鎖存時(shí)序信號(hào)，對(duì)從上述共用端子輸入的地址信號(hào)進(jìn)行采樣，向解碼上述地址信號(hào)的解碼器供給上述采樣了的地址信號(hào)；分離電路，在寫入時(shí)，使用從上述地址專用端子輸入的m比特的地址信號(hào)，把向上述共用端子依次輸入的數(shù)據(jù)分離為多個(gè)并行的數(shù)據(jù)，把上述分離的并行數(shù)據(jù)供給至上述單元陣列。
在本發(fā)明的上述第2方式的半導(dǎo)體存儲(chǔ)裝置中，具有輸出端與上述共用端子連接的輸出緩沖器，上述多路復(fù)用電路包括多個(gè)開關(guān)，一端與上述輸出緩沖器的輸入端共同連接，另一端分別與對(duì)應(yīng)的讀出用的放大器連接；控制電路，根據(jù)上述m比特的地址信號(hào)，控制上述多個(gè)開關(guān)的接通、斷開，上述多路復(fù)用電路，通過(guò)上述開關(guān)，把從多個(gè)上述讀出用的放大器并行的輸出的多個(gè)數(shù)據(jù)，向上述輸出緩沖器的輸入端依次輸出。
在本發(fā)明的上述第3方式的半導(dǎo)體存儲(chǔ)裝置中，可以構(gòu)成為上述分離電路包括多個(gè)鎖存器電路，從輸入端共同輸入向上述共用端子供給的數(shù)據(jù)，各自的輸出端分別與對(duì)應(yīng)的寫入用的放大器連接；時(shí)序控制電路，根據(jù)上述m比特的地址信號(hào)，分別對(duì)上述多個(gè)鎖存器電路，供給相位互不相同的多個(gè)采樣時(shí)鐘。也可以構(gòu)成為該時(shí)序控制電路，與上述m比特的地址信號(hào)的值的變化相對(duì)應(yīng)，輸入處于激活狀態(tài)的寫入控制用的信號(hào)，生成相位互不相同的多個(gè)采樣時(shí)鐘。
根據(jù)本發(fā)明的進(jìn)一步其他的方式的半導(dǎo)體存儲(chǔ)裝置，包括地址/數(shù)據(jù)切換控制電路，至少輸入表示從上述半導(dǎo)體存儲(chǔ)裝置外部向上述半導(dǎo)體存儲(chǔ)裝置供給的地址信號(hào)有效的第1控制信號(hào)、控制數(shù)據(jù)寫入的第2控制信號(hào)以及控制讀出數(shù)據(jù)的輸出的第3控制信號(hào)，根據(jù)輸入的上述第1至第3控制信號(hào)，供給上述半導(dǎo)體存儲(chǔ)裝置內(nèi)的電路中需要的多個(gè)控制信號(hào)；輸入緩沖器，把輸入端子連接于上述共用端子，控制讀出數(shù)據(jù)的輸出的上述第3控制信號(hào)為非激活狀態(tài)時(shí)，把從上述地址/數(shù)據(jù)切換控制電路以激活狀態(tài)輸出的第4控制信號(hào)，作為輸出控制信號(hào)而輸入，根據(jù)輸入的上述輸出控制信號(hào)控制其激活、非激活，當(dāng)為激活時(shí)，輸出來(lái)自上述輸入端子的信號(hào)；第1鎖存器電路，把接收到表示上述地址信號(hào)有效的第1控制信號(hào)被激活、從上述地址/數(shù)據(jù)切換控制電路以激活狀態(tài)輸出的第5控制信號(hào)，作為采樣用的時(shí)鐘而輸入，與輸入的上述采樣用的時(shí)鐘相對(duì)應(yīng)，對(duì)從上述輸入緩沖器輸出的地址信號(hào)進(jìn)行采樣，向解碼地址信號(hào)的解碼器輸出上述采樣了的地址信號(hào)；第2鎖存器電路，把接收到控制上述寫入的上述第2控制信號(hào)被激活、從上述地址/數(shù)據(jù)切換控制電路輸出的第6控制信號(hào)，作為采樣用的時(shí)鐘而輸入，與輸入的上述采樣用的時(shí)鐘相對(duì)應(yīng)，對(duì)從上述輸入緩沖器輸出的數(shù)據(jù)信號(hào)進(jìn)行采樣并輸出；輸出緩沖器，控制上述讀出數(shù)據(jù)的輸出的上述第3控制信號(hào)為激活狀態(tài)時(shí)，把從上述地址/數(shù)據(jù)切換控制電路以激活狀態(tài)輸出的第7控制信號(hào)，作為輸出控制信號(hào)輸入，根據(jù)輸入的上述輸出控制信號(hào)控制激活、非激活，為激活時(shí)，向上述共用端子輸出讀出數(shù)據(jù)；頁(yè)面內(nèi)地址解碼器，輸入從上述地址專用端子輸入的地址信號(hào)并解碼頁(yè)面內(nèi)地址；寄存器/多路復(fù)用電路，具有存儲(chǔ)部和多路復(fù)用電路，其中存儲(chǔ)部，輸入預(yù)定的規(guī)定個(gè)數(shù)的數(shù)據(jù)并存儲(chǔ)保持，多路復(fù)用電路，由頁(yè)模式寫入時(shí)，根據(jù)上述頁(yè)面內(nèi)地址解碼器的解碼結(jié)果，存儲(chǔ)從上述第2鎖存器電路依次輸出的多個(gè)數(shù)據(jù)，向上述單元陣列并行的輸出上述多個(gè)數(shù)據(jù)，由頁(yè)模式讀出時(shí)，并行的接收來(lái)自上述單元陣列的讀出數(shù)據(jù)，根據(jù)上述頁(yè)面內(nèi)地址解碼器的解碼結(jié)果，向上述輸出緩沖器依次輸出。在本發(fā)明中，優(yōu)選的是，上述存儲(chǔ)部由存儲(chǔ)1頁(yè)的量的數(shù)據(jù)的寄存器構(gòu)成。
根據(jù)本發(fā)明，1頁(yè)由2m個(gè)字構(gòu)成，進(jìn)行頁(yè)面內(nèi)的2m個(gè)字?jǐn)?shù)據(jù)的連續(xù)存取。
本發(fā)明的方法是把地址端子的一部分作為輸出用或輸入輸出用的數(shù)據(jù)端子的共用端子使用，把上述地址端子剩余的一部分或全部作為作為頁(yè)面內(nèi)的存取用的地址端子使用，包括以下步驟鎖存從上述共用端子輸入的地址信號(hào)；鎖存上述地址信號(hào)后，把上述共用端子作為數(shù)據(jù)端子使用，根據(jù)從上述頁(yè)面內(nèi)存取用的地址端子輸入的地址信號(hào)，進(jìn)行頁(yè)面內(nèi)的數(shù)據(jù)的連續(xù)存取。
在本發(fā)明的方法中，上述半導(dǎo)體存儲(chǔ)裝置輸入(n+m)比特(n、m為規(guī)定的正整數(shù))的地址信號(hào)，上述共用端子由用于輸入n比特的地址信號(hào)的地址端子的一部分或全部、和用于進(jìn)行比特幅度為n比特以下的數(shù)據(jù)的輸出的數(shù)據(jù)端子共用，上述頁(yè)面內(nèi)的存取用的上述地址專用端子輸入m比特的地址信號(hào)，讀出時(shí)，輸入n比特的地址信號(hào)后，使用從上述地址專用端子輸入的m比特的地址信號(hào)，從上述共用端子連續(xù)的輸出選擇的頁(yè)面內(nèi)的多個(gè)數(shù)據(jù)。
在本發(fā)明的方法中，上述頁(yè)面內(nèi)的存取用的上述地址專用端子輸入m比特的地址信號(hào)，寫入時(shí)，輸入n比特的地址信號(hào)后，使用從上述地址專用端子輸入的m比特的地址信號(hào)、從上述共用端子連續(xù)的輸入的多個(gè)數(shù)據(jù)，被寫入到選擇的頁(yè)面內(nèi)。
根據(jù)本發(fā)明，在多路復(fù)用地址端子和數(shù)據(jù)端子的構(gòu)成的半導(dǎo)體存儲(chǔ)裝置中，從地址·數(shù)據(jù)共用端子進(jìn)行數(shù)據(jù)的輸入及/或輸出時(shí)，通過(guò)利用剩余的地址進(jìn)行頁(yè)面內(nèi)多個(gè)數(shù)據(jù)的連續(xù)存取，可以減少引腳數(shù)，使電路小型化，同時(shí)可以實(shí)現(xiàn)高速存取。
本發(fā)明減少了引腳數(shù)，并且實(shí)現(xiàn)了高速處理，適用于非同步型的偽SRAM等。


圖1為表示本發(fā)明的一實(shí)施例的構(gòu)成的圖。
圖2為表示本發(fā)明的一實(shí)施例的多路復(fù)用電路的構(gòu)成的圖。
圖3為表示本發(fā)明的一實(shí)施例的分離電路的構(gòu)成的一例的圖。
圖4為表示本發(fā)明的一實(shí)施例的分離電路的其他構(gòu)成例的圖。
圖5為用于說(shuō)明本發(fā)明的一實(shí)施例的讀出操作的時(shí)序圖。
圖6為用于說(shuō)明本發(fā)明的一實(shí)施例的寫入操作的時(shí)序圖。
圖7為表示本發(fā)明的一實(shí)施例的變形例的圖。
圖8為表示現(xiàn)有的地址·數(shù)據(jù)·多路復(fù)用型的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的圖。
圖9(a)、(b)為用于說(shuō)明圖8的讀出及寫入操作的時(shí)序圖。
圖10為說(shuō)明非同步SRAM接口互換的半導(dǎo)體存儲(chǔ)裝置的快頁(yè)模式的時(shí)序圖。
圖11為表示本發(fā)明的其他實(shí)施例的構(gòu)成的圖。
圖12為用于說(shuō)明圖11的本發(fā)明的其他實(shí)施例的操作的時(shí)序圖。
圖13為用于說(shuō)明圖11的本發(fā)明的其他實(shí)施例的操作的時(shí)序圖。
具體實(shí)施例方式
對(duì)于用于實(shí)施本發(fā)明的最佳的方式進(jìn)行說(shuō)明。本發(fā)明的一個(gè)實(shí)施方式中，在多路復(fù)用地址端子和數(shù)據(jù)端子的構(gòu)成的半導(dǎo)體存儲(chǔ)裝置中，從地址·數(shù)據(jù)共用端子107輸入及/或輸出數(shù)據(jù)時(shí)，把余下地址的低位地址(例如A1-A0)用作頁(yè)地址，進(jìn)行頁(yè)面內(nèi)的多個(gè)數(shù)據(jù)的連續(xù)存取。更為詳細(xì)的說(shuō)，根據(jù)本發(fā)明的一個(gè)實(shí)施方式，至少包括共用端子107，用于輸入n比特的地址信號(hào)的地址端子的一部分或全部、與用于進(jìn)行比特幅度在n比特以下的數(shù)據(jù)的輸出的數(shù)據(jù)端子共用；和地址專用端子108，輸入m比特的地址信號(hào)，讀出時(shí)，若從共用端子107輸入了n比特的地址信號(hào)，則被選擇的頁(yè)面內(nèi)的多個(gè)數(shù)據(jù)，利用從上述地址專用端子108輸入的m比特的地址信號(hào)，從上述共用端子107被連續(xù)讀出2m個(gè)。
根據(jù)本發(fā)明的一個(gè)實(shí)施方式，寫入時(shí)，若從共用端子107輸入了n比特的地址信號(hào)，則由共用端子107依次輸入的多個(gè)數(shù)據(jù)，利用從上述地址專用端子108輸入的m比特的地址信號(hào)，被分離為多個(gè)，并被寫入到所選擇的頁(yè)面內(nèi)。
本發(fā)明的其他實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置，作為用于控制通過(guò)頁(yè)模式向單元陣列寫入、讀出的電路，包括地址/數(shù)據(jù)切換控制電路204、輸入緩沖器211、第1鎖存器電路205A、第2鎖存器電路205B、輸出緩沖器212、解碼器210、寄存器/多路復(fù)用電路213。其中，地址/數(shù)據(jù)切換控制電路204至少輸入第1控制信號(hào)(ADV)，表示由半導(dǎo)體存儲(chǔ)裝置外部向該半導(dǎo)體存儲(chǔ)裝置供給的地址信號(hào)有效；第2控制信號(hào)(WE)，控制數(shù)據(jù)的寫入；以及第3控制信號(hào)(OE)，控制讀出信號(hào)的輸出，供給在半導(dǎo)體存儲(chǔ)裝置內(nèi)的電路中需要的多個(gè)控制信號(hào)。更為詳細(xì)的說(shuō)，地址/數(shù)據(jù)切換控制電路204，在控制讀出數(shù)據(jù)的輸出的第3控制信號(hào)(OE)為非激活狀態(tài)時(shí)，激活并輸出第4控制信號(hào)219，接收到表示地址信號(hào)有效的第1控制信號(hào)(ADV)被激活，則使第5控制信號(hào)217呈激活狀態(tài)并輸出，接收到控制寫入的第2控制信號(hào)(WE)被激活，則激活并輸出第6控制信號(hào)218，當(dāng)控制讀出數(shù)據(jù)的輸出的第3控制信號(hào)(OE)為激活狀態(tài)時(shí)，激活并輸出第7控制信號(hào)220。
輸入緩沖器211，把從地址/數(shù)據(jù)切換控制電路204輸出的第4控制信號(hào)(/OE)作為輸出控制信號(hào)而輸入，通過(guò)輸入的輸出控制信號(hào)控制激活、非激活，當(dāng)被激活時(shí)，輸出從共用端子207輸入的信號(hào)。
第1鎖存器電路205A，把從地址/數(shù)據(jù)切換控制電路204輸出的第5控制信號(hào)217作為采樣用的時(shí)鐘而輸入，對(duì)應(yīng)輸入的上述采樣用的時(shí)鐘，對(duì)由輸入緩沖器211輸出的地址信號(hào)進(jìn)行采樣，將上述采樣的地址信號(hào)輸出至對(duì)地址信號(hào)進(jìn)行解碼的解碼器202。
第2鎖存器電路205B，把從地址/數(shù)據(jù)切換控制電路204輸出的第6控制信號(hào)218作為采樣用的時(shí)鐘而輸入，對(duì)應(yīng)輸入的上述采樣用的時(shí)鐘，對(duì)由上述輸入緩沖器211輸出的數(shù)據(jù)信號(hào)進(jìn)行采樣并輸出。
輸出緩沖器212，把從地址/數(shù)據(jù)切換控制電路204輸出的第7控制信號(hào)220作為輸出控制信號(hào)而輸入，通過(guò)輸入的上述輸出控制信號(hào)控制激活、非激活，被激活時(shí)把讀出數(shù)據(jù)輸出到上述共用端子207。
解碼器(也叫“頁(yè)面內(nèi)地址解碼器”)210，輸入從地址專用端子208輸入的地址信號(hào)，對(duì)頁(yè)面內(nèi)地址進(jìn)行解碼。
寄存器/多路復(fù)用電路(REG/MUX)213，具有存儲(chǔ)1頁(yè)的數(shù)據(jù)的存儲(chǔ)部(寄存器)，具有多路復(fù)用電路，該多路復(fù)用電路根據(jù)頁(yè)面內(nèi)地址解碼器210的解碼結(jié)果，存儲(chǔ)從第2鎖存器電路205B依次輸出的多個(gè)數(shù)據(jù)，把多個(gè)數(shù)據(jù)作為單元陣列201的寫入數(shù)據(jù)并行輸出，并行的接收來(lái)自單元陣列201的讀出數(shù)據(jù)，根據(jù)頁(yè)面內(nèi)地址解碼器210的解碼結(jié)果，依次輸出至輸出緩沖器212。
在本實(shí)施方式中，也可以是具有下述控制電路215的構(gòu)成該控制電路215，接收到上述第1控制信號(hào)ADV被激活，則把從地址/數(shù)據(jù)切換控制電路204輸出的第8控制信號(hào)作為觸發(fā)信號(hào)輸入，根據(jù)上述觸發(fā)信號(hào)，把用于選擇單元陣列的起始地址的控制信號(hào)226、227，輸出到上述單元陣列及寄存器/多路復(fù)用電路213?；蛘?，在本實(shí)施方式中，也可以是下述構(gòu)成具有當(dāng)檢測(cè)出從共用端子207輸入的上述地址信號(hào)的變化時(shí)，輸出觸發(fā)信號(hào)的地址變化檢測(cè)電路216，具有控制電路215，該控制電路215，接收從地址變化檢測(cè)電路216輸出的觸發(fā)信號(hào)225，把用于選擇上述存儲(chǔ)單元陣列的起始地址的控制信號(hào)226、227，輸出到上述單元陣列及寄存器/多路復(fù)用電路213。
為了更為詳細(xì)的闡述本發(fā)明，以下參照

本發(fā)明的實(shí)施例。圖1為表示本發(fā)明的一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的圖。參照?qǐng)D1，本發(fā)明的一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置，具有存儲(chǔ)單元陣列101、解碼器102、讀/寫放大器103，包括端子106，輸入地址有效信號(hào)/ADV；控制器電路104，至少輸入地址有效信號(hào)/ADV，生成鎖存時(shí)序信號(hào)115以及用于輸出控制的信號(hào)116；地址·數(shù)據(jù)共用端子107，作為高位n比特的地址信號(hào)(在圖中為A17-A2的16比特，n為16)和n比特的數(shù)據(jù)信號(hào)(在圖中為D15-D0的16比特)的端子而被共用；m比特(在圖中為A1-A0的2比特)的地址專用端子108；端子109，輸入輸出使能信號(hào)/OE；端子110，輸入寫使能信號(hào)/WE；輸入緩沖器111，接收輸入至地址·數(shù)據(jù)共用端子107的n比特信號(hào)(地址信號(hào)/數(shù)據(jù)信號(hào))；鎖存器電路105，鎖存從輸入緩沖器111輸出的高位n比特的地址信號(hào)；輸出緩沖器112，將讀出數(shù)據(jù)(D15-D0)從地址·數(shù)據(jù)共用端子107輸出；多路復(fù)用/分離電路(MULTIPLEXER/DEMULTIPLEXER)113，讀出時(shí)，接收從讀/寫放大器103的讀放大器向總線(讀總線)1141-1144輸出的四個(gè)字?jǐn)?shù)據(jù)(在圖中一個(gè)字為16比特)，依次向數(shù)據(jù)線118輸出字單位的數(shù)據(jù)，寫入時(shí)，依次輸入從輸出緩沖器111以字為單位向數(shù)據(jù)線117輸出的寫入數(shù)據(jù)，分別向四根總線(寫總線)1141-1144輸出四個(gè)字?jǐn)?shù)據(jù)。另外，在總線1141-1144中，為了簡(jiǎn)單把讀總線、寫總線用同一條線表示。
控制器電路104，根據(jù)在地址總線(未圖示)上，地址有效信號(hào)/ADV的下降躍變，生成鎖存時(shí)序信號(hào)115，并供給至鎖存器電路105，上述地址有效信號(hào)/ADV表示從例如CPU(未圖示)等輸出的地址信號(hào)有效。
鎖存器電路105，根據(jù)從控制器電路104供給的鎖存時(shí)序信號(hào)115，對(duì)地址·數(shù)據(jù)共用端子107的地址信號(hào)A17-A2進(jìn)行采樣，并輸出給解碼器102。通過(guò)鎖存器電路105，地址·數(shù)據(jù)共用端子107的地址信號(hào)被鎖存后，地址·數(shù)據(jù)共用端子107被作為數(shù)據(jù)端子使用。此時(shí)，在未圖示的CPU(或存儲(chǔ)器控制器側(cè))，把地址·數(shù)據(jù)共用端子107設(shè)定為高阻抗?fàn)顟B(tài)。
解碼器102，包括未圖示的行解碼器及列解碼器，對(duì)地址信號(hào)A17-A2進(jìn)行解碼，進(jìn)行由地址信號(hào)A17-A2指定的、用于選擇頁(yè)面而對(duì)應(yīng)的字線及比特線的選擇。在圖1所示的構(gòu)成中，存儲(chǔ)單元陣列101的構(gòu)成為一頁(yè)四個(gè)字。另外，在圖1中，n比特的輸入緩沖器111和輸出緩沖器112構(gòu)成n比特的I/O單元。在圖1中，為了簡(jiǎn)單，適當(dāng)?shù)氖÷粤说刂穼Ｓ枚俗?08的輸入緩沖器等。
參照?qǐng)D1，說(shuō)明本實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的操作。首先，對(duì)頁(yè)模式的讀出操作進(jìn)行說(shuō)明。讀出時(shí)，讀出由地址信號(hào)A17-A2從存儲(chǔ)單元陣列101選擇的頁(yè)面內(nèi)的四個(gè)字，通過(guò)讀·寫放大器103內(nèi)的讀放大器，向總線1141-1144并行的輸出四個(gè)字的數(shù)據(jù)。
多路復(fù)用·分離電路113的多路復(fù)用電路，讀出時(shí)(寫使能信號(hào)/WE為高電平)，把由從地址專用端子108輸入的地址信號(hào)A1-A0選擇的數(shù)據(jù)，依次供給至輸出緩沖器111，從作為數(shù)據(jù)端子功能的地址·數(shù)據(jù)共用端子107，以字為單位(16比特并行)輸出讀出的數(shù)據(jù)D15-D0。此時(shí)，多路復(fù)用·分離電路113的多路復(fù)用電路，如以后的詳細(xì)闡述，輸入的地址信號(hào)(A0、A1)的值，變化為例如(A0、A1)＝(0，0)、(0，1)、(1，0)、(1，1)時(shí)，把四根總線(讀總線)1141-1144上的數(shù)據(jù)依次向數(shù)據(jù)線118輸出。
另外，在本實(shí)施例中，輸出緩沖器112，由輸出可以選取高電平/低電平、高阻抗?fàn)顟B(tài)的任何一個(gè)的三態(tài)緩沖器構(gòu)成，接收輸出使能信號(hào)/OE和來(lái)自控制器電路104的控制信號(hào)116，被設(shè)定為允許輸出狀態(tài)(高/低電平)或禁止輸出狀態(tài)(高阻抗?fàn)顟B(tài))。即，從未圖示的CPU側(cè)供給的輸出使能信號(hào)/OE為激活狀態(tài)(低電平)、由控制器電路104根據(jù)地址有效信號(hào)/ADV生成的控制信號(hào)116為激活狀態(tài)時(shí)，輸出緩沖器112從地址·數(shù)據(jù)共用端子107輸出數(shù)據(jù)。地址·數(shù)據(jù)共用端子107作為數(shù)據(jù)端子的功能時(shí)，從控制器電路104輸出的控制信號(hào)116為激活狀態(tài)。在輸出使能信號(hào)/OE為非激活狀態(tài)時(shí)或控制信號(hào)116為非激活狀態(tài)時(shí)，輸出緩沖器112為禁止輸出狀態(tài)。
接下來(lái)，參照?qǐng)D1對(duì)本實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的寫入操作進(jìn)行說(shuō)明。寫入時(shí)，和讀出時(shí)相同，鎖存器電路105，根據(jù)來(lái)自控制器電路104的鎖存時(shí)序信號(hào)115，對(duì)來(lái)自地址·數(shù)據(jù)共用端子107的地址信號(hào)A17-A2進(jìn)行采樣并輸出至解碼器102。通過(guò)鎖存器電路105鎖存地址·數(shù)據(jù)共用端子107的地址信號(hào)后，地址·數(shù)據(jù)共用端子107被作為數(shù)據(jù)端子使用。此時(shí)，在未圖示的CPU側(cè)，把連接于地址·數(shù)據(jù)共用端子107的輸出電路(未圖示)的輸出設(shè)定為高阻抗。
從未圖示的CPU側(cè)，以四個(gè)字的量依次向地址·據(jù)共用端子107供給寫入數(shù)據(jù)，從輸入緩沖器111供給到多路復(fù)用·分離電路113的分離電路。
多路復(fù)用·分離電路113的分離電路，如以后的詳細(xì)闡述，輸入的地址信號(hào)(A0、A1)的值，變化為例如(A0、A1)＝(0，0)、(0，1)、(1，0)、(1，1)時(shí)，把從輸入緩沖器111向數(shù)據(jù)線117輸出的字?jǐn)?shù)據(jù)，向四根總線(寫總線)1141-1144展開，并行的供給至讀/寫放大器103的寫放大器，從讀/寫放大器103的寫放大器，在存儲(chǔ)單元陣列101內(nèi)選擇的頁(yè)面內(nèi)，進(jìn)行作為四個(gè)字?jǐn)?shù)據(jù)的寫入。例如，把分別向?qū)懣偩€1141-1144傳送的字?jǐn)?shù)據(jù)，在選擇的頁(yè)面內(nèi)分別作為第1至第4數(shù)據(jù)寫入。
圖2為表示圖1的多路復(fù)用·分離電路113內(nèi)的多路復(fù)用電路的構(gòu)成的一例的圖。如圖2所示，多路復(fù)用電路113A，包括解碼器121，輸入地址信號(hào)的A0、A1；四個(gè)開關(guān)元件1221-1224，把由解碼器121解碼的四個(gè)輸出輸入到其控制端子，控制其接通(ON)、斷開(OFF)。共同連接四個(gè)開關(guān)元件1221-1224的一端，共同連接點(diǎn)作為數(shù)據(jù)輸出端子(DOUT)被連接到圖1的數(shù)據(jù)線118。四個(gè)開關(guān)元件1221-1224的另一端形成數(shù)據(jù)輸入端子(DIN)，分別被連接到圖1的總線1141-1144的讀總線。另外，在圖2中，為了簡(jiǎn)單，表示了對(duì)各個(gè)總線1141-1144的1比特的信號(hào)線連接一個(gè)開關(guān)的構(gòu)成，例如對(duì)16比特的數(shù)據(jù)，分別對(duì)總線1141-1144設(shè)置16個(gè)開關(guān)元件。
此外，在圖2中，在寫使能信號(hào)/WE為非激活狀態(tài)(低電平)時(shí)，解碼器121非激活，無(wú)論地址信號(hào)A0、A1為何值，解碼器121的四個(gè)輸出固定例如為低電平，在寫使能信號(hào)/WE為高電平時(shí)，解碼器121被激活。
解碼器121，低位2比特的地址信號(hào)組(A0、A1)，例如(A0、A1)＝(0，0)、(0，1)、(1，0)、(1，1)時(shí)，分別接通開關(guān)元件1221-1224，把來(lái)自對(duì)應(yīng)的總線1141-1144(多路復(fù)用電路113A的DIN端子的<00>、<01>、<10>、<11>)的數(shù)據(jù)多路復(fù)用，并向數(shù)據(jù)線118輸出。另外，在圖2所示的例中，使用n溝道的通路晶體管作為開關(guān)元件1221-1224，但本發(fā)明并不限于這種構(gòu)成。
圖3為表示圖1的多路復(fù)用·分離電路113的分離電路的構(gòu)成的一例的圖。如圖3所示，分離電路113B包括鎖存器電路1241-1244，在連接于圖1的數(shù)據(jù)線117的數(shù)據(jù)輸入端子DIN處，共同連接數(shù)據(jù)端子D；時(shí)序控制電路123，數(shù)據(jù)寫入時(shí)(寫使能信號(hào)/WE為低電平時(shí))，根據(jù)輸入至地址專用端子108的低位2比特地址信號(hào)A0、A1的值，向鎖存器電路1241-1244輸出采樣用的信號(hào)。分離電路113B的數(shù)據(jù)輸出端子DOUT<00>～<11>，被連接于圖1的總線1141-1144。
例如，時(shí)序控制電路123接收地址有效信號(hào)/ADV的下降變化(向激活狀態(tài)的轉(zhuǎn)換)，向鎖存器電路1241供給采樣用的單觸發(fā)脈沖(時(shí)鐘脈沖)CK1。此時(shí)，(A1，A0)＝(0，0)。鎖存器電路1241根據(jù)單觸發(fā)脈沖CK1鎖存數(shù)據(jù)輸入端子DIN的數(shù)據(jù)，并向數(shù)據(jù)輸出端子DOUT<00>輸出。并且，時(shí)序控制電路123接收(A1，A0)從(0，0)向(0，1)的變化，生成采樣用的單觸發(fā)脈沖CK2，鎖存器電路1242根據(jù)單觸發(fā)脈沖CK2鎖存數(shù)據(jù)輸入端子DIN的數(shù)據(jù)，并向數(shù)據(jù)輸出端子DOUT<01>輸出。接下來(lái)，時(shí)序控制電路123接收(A1，A0)從(0，1)向(1，0)、從(1，0)向(1，1)的變化，分別向鎖存器電路1243、1244供給單觸發(fā)脈沖CK3、CK4，鎖存器電路1243、1244分別根據(jù)單觸發(fā)脈沖CK3、CK4，鎖存數(shù)據(jù)輸入端子DIN的數(shù)據(jù)，并向數(shù)據(jù)輸出端子DOUT<10>、<11>輸出。鎖存器電路1241-1244也可以由邊緣觸發(fā)型D寄存器構(gòu)成，也可以由如下鎖存器電路等構(gòu)成時(shí)鐘端子CK為高電平時(shí)，直接把數(shù)據(jù)端子D的輸入數(shù)據(jù)從輸出端子Q輸出并保持，時(shí)鐘端子CK為低電平時(shí)，不管數(shù)據(jù)端子D的輸入值，輸出保持的值。
另外，在圖3中，設(shè)置如下再定時(shí)電路的構(gòu)成也可以與鎖存器電路1244的鎖存輸出的時(shí)序相對(duì)應(yīng)，調(diào)整從鎖存器電路1241-1244向數(shù)據(jù)輸出端子DOUT<00>～<11>的數(shù)據(jù)輸出的時(shí)序。另外，在圖3中，對(duì)16比特的數(shù)據(jù)，例如對(duì)<00>的總線1141，設(shè)置16個(gè)鎖存器電路1241。另外，作為用于生成與選擇頁(yè)面的起始地址(A0、A1)＝(0，0)對(duì)應(yīng)的時(shí)鐘CK1的選通脈沖信號(hào)，可以使用來(lái)自未圖示的地址變化檢測(cè)電路(ATD)的檢測(cè)信號(hào)來(lái)代替地址有效信號(hào)/ADV，其中的地址變化檢測(cè)電路(ATD)檢測(cè)向地址·數(shù)據(jù)共用端子107輸入的高位地址信號(hào)A17-A2的地址變化。
圖4為表示多路復(fù)用·分離電路113的分離電路113B的其他構(gòu)成例的圖。參照?qǐng)D4，該分離電路113B，由解碼器電路125、四個(gè)開關(guān)元件1261-1264構(gòu)成圖3的時(shí)序控制電路123，把鎖存數(shù)據(jù)信號(hào)的鎖存器電路1271-1274構(gòu)成為用時(shí)鐘的下降沿采樣數(shù)據(jù)的。開關(guān)元件1261-1264的一端被共同連接，并連接到寫使能信號(hào)/WE的端子，另一端被分別連接到鎖存器電路1271-1274的時(shí)鐘端子。分離電路113B的數(shù)據(jù)輸入端子DIN與圖1的數(shù)據(jù)線117連接，數(shù)據(jù)輸出端子DOUT<00>、<01>、<10>、<11>分別與總線1141-1144的寫總線連接。
輸入低位2比特的地址信號(hào)A0、A1的解碼器125的解碼輸出，分別與開關(guān)元件1261-1264的控制端子連接，(A1，A0)＝(0，0)、(0，1)、(1，0)、(1，1)時(shí)，分別接通開關(guān)元件1261、1262、1263、1264，把寫使能信號(hào)/WE作為采樣時(shí)鐘供給至對(duì)應(yīng)的鎖存器電路1271-1274。在圖4所示的例中，開關(guān)元件1261-1264由n溝道的通路晶體管構(gòu)成，但本發(fā)明并不限于這種構(gòu)成。在圖4中也和圖3一樣，設(shè)置如下再定時(shí)電路的構(gòu)成也可以與鎖存器電路1274的鎖存輸出的時(shí)序相對(duì)應(yīng)，調(diào)整從鎖存器電路1271-1274向<00>～<11>的總線1141-1144的數(shù)據(jù)輸出的時(shí)序。另外，在圖4中，對(duì)16比特的數(shù)據(jù)，例如對(duì)<00>的總線1141，設(shè)置16個(gè)鎖存器電路1271。此外，鎖存器電路1271-1274也可以由邊緣觸發(fā)型D寄存器構(gòu)成，也可以由如下鎖存器電路等構(gòu)成時(shí)鐘端子CK為低電平時(shí)，直接把數(shù)據(jù)端子D的輸入數(shù)據(jù)從輸出端子Q輸出并保持，時(shí)鐘端子CK為高電平時(shí)，不管數(shù)據(jù)端子D的輸入值，輸出保持的值。另外，自然也可以把圖2所示的解碼器121和圖4所示的解碼器125由解碼邏輯電路共通化。
圖5為表示本實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的讀出操作的一例的時(shí)序圖。參照?qǐng)D1、圖2及圖5，在讀周期中，對(duì)地址·數(shù)據(jù)共用端子107提供高位16比特·地址A17-A2，激活輸出使能信號(hào)/OE，激活地址有效信號(hào)/ADV后，與向地址專用端子108輸入的低位2比特·地址信號(hào)(A1，A0)的值(0，0)、(0，1)、(1，0)、(1，1)對(duì)應(yīng)，從地址·數(shù)據(jù)共用端子107連續(xù)輸出字?jǐn)?shù)據(jù)Q1～Q4。
圖6為表示本實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的寫入操作的一例的時(shí)序圖。在圖6所示的例中，使用圖4所示的電路構(gòu)成作為圖1的多路復(fù)用/分離電路113的分離電路。參照?qǐng)D1、圖4及圖6，在寫周期中，對(duì)地址·數(shù)據(jù)共用端子107提供地址A17-A2，激活地址有效信號(hào)/ADV后，與向地址專用端子108輸入的低位2比特地址信號(hào)(A1，A0)的值(0，0)、(0，1)、(1，0)、(1，1)對(duì)應(yīng)，連續(xù)依次輸入至地址·數(shù)據(jù)共用端子107的寫入用的字?jǐn)?shù)據(jù)Q1～Q4，與寫使能信號(hào)WE的下降沿同步并采樣，向總線1141-1144輸出。
另外，在圖1所示的上述實(shí)施例中，地址端子由低位m比特(2比特)的頁(yè)地址用的端子和與高位n比特(16比特)的數(shù)據(jù)端子共用的端子構(gòu)成，高位地址信號(hào)和數(shù)據(jù)信號(hào)為同一比特?cái)?shù)(16比特)，但本發(fā)明并不限于這種構(gòu)成。圖7為表示圖1所示的實(shí)施例的變形例的圖。
參照?qǐng)D7，也可以為如下構(gòu)成使地址信號(hào)為A19-A0的20比特，數(shù)據(jù)信號(hào)為16比特，把低位2比特的地址信號(hào)A1、A0作為頁(yè)地址從地址專用端子108輸入，通過(guò)地址·數(shù)據(jù)端子107共用地址信號(hào)A17-A2的輸入和數(shù)據(jù)信號(hào)D15-D0的輸入輸出，從地址專用端子108輸入高位地址信號(hào)A19-A18。即，在該變形例中，地址端子由低位m比特(2比特)的頁(yè)地址用的專用端子108、和n比特(16比特)的與數(shù)據(jù)端子共用的共用端子107、p比特(2比特)的地址專用端子108A構(gòu)成。
圖7所示的構(gòu)成的操作，除了比指定頁(yè)面內(nèi)的地址的地址信號(hào)高位的地址信號(hào)的比特?cái)?shù)比圖1所示的實(shí)施例多之外，進(jìn)行和上述實(shí)施例相同的操作。即，讀出及寫入時(shí)，把從地址專用端子108A和地址·數(shù)據(jù)共用端子107輸入的高位18比特地址信號(hào)A19-A2，供給至18比特的鎖存器電路105的輸入端子，鎖存器電路105，鎖存根據(jù)來(lái)自控制器電路104的鎖存時(shí)序信號(hào)115鎖存輸入，并供給至解碼器102。鎖存高位18比特地址信號(hào)A19-A2之后，使用地址·數(shù)據(jù)共用端子107作為數(shù)據(jù)端子，使用低位2比特的地址信號(hào)A1-A0，從地址·數(shù)據(jù)共用端子107進(jìn)行頁(yè)面內(nèi)的字?jǐn)?shù)據(jù)的連續(xù)輸出或輸入。
以上，以非同步型SRAM接口標(biāo)準(zhǔn)的半導(dǎo)體存儲(chǔ)裝置為例說(shuō)明了本發(fā)明。上述非同步型SRAM接口標(biāo)準(zhǔn)的本實(shí)施例的半導(dǎo)體存儲(chǔ)裝置，適用于要求大容量化、高速化的攜帶電話、PDA(掌上電腦)等終端裝置，但是勿庸置疑本發(fā)明并不僅限于這種用途。
此外，在上述實(shí)施例中，也可以使用表示地址信號(hào)有效的任意的信號(hào)(例如地址鎖存使能信號(hào))取代地址有效信號(hào)/ADV。
在上述實(shí)施例中，說(shuō)明了把地址·數(shù)據(jù)共用端子107的數(shù)據(jù)端子作為I/O端子(輸入輸出端子)，但和地址端子共用的數(shù)據(jù)端子也可以是數(shù)據(jù)輸出端子或數(shù)據(jù)輸入端子。例如對(duì)于數(shù)據(jù)的輸入/輸出被輸入引腳和輸出引腳分離的構(gòu)成的半導(dǎo)體存儲(chǔ)裝置，也可以把地址·數(shù)據(jù)共用端子107作為輸出讀出數(shù)據(jù)的數(shù)據(jù)輸出端子。此時(shí)，在圖1中，多路復(fù)用/分離電路113僅由多路復(fù)用電路(例如圖2的113A)構(gòu)成，數(shù)據(jù)線117被刪除。數(shù)據(jù)讀出時(shí)，多路復(fù)用電路接收來(lái)自讀放大器(讀出放大器)的輸出，進(jìn)行將多路復(fù)用的數(shù)據(jù)輸出至輸出緩沖器112的控制。
同樣的，也可以把地址·數(shù)據(jù)共用端子107作為輸入寫入數(shù)據(jù)的數(shù)據(jù)寫入端子使用。此時(shí)，在圖1中，多路復(fù)用/分離電路113僅由分離電路(圖3、圖4的113B)構(gòu)成，與地址·數(shù)據(jù)共用端子107連接的輸出系統(tǒng)的電路(輸出緩沖器112、數(shù)據(jù)線118)被刪除。分離電路，從數(shù)據(jù)線117接收從地址·數(shù)據(jù)共用端子107輸入的多路復(fù)用數(shù)據(jù)，分離為多個(gè)，供給至對(duì)應(yīng)的寫放大器。
在上述實(shí)施例中，來(lái)自多路復(fù)用/分離電路113的之前的總線114和讀/寫放大器103的構(gòu)成，若為并行傳送多個(gè)數(shù)據(jù)的構(gòu)成，則也可以為其他任意的讀出/寫入系統(tǒng)電路的構(gòu)成。例如，也可以把讀/寫放大器103作為讀出放大器。此外，也可以由把讀總線和寫總線共用的雙向總線構(gòu)成。
另外，在上述實(shí)施例中，存儲(chǔ)單元陣列101，除了SRAM單元陣列之外，也可以使用DRAM單元陣列構(gòu)成。DRAM為1個(gè)單元由1個(gè)晶體管構(gòu)成(雙端口時(shí)1個(gè)單元2個(gè)晶體管)，為了在面積、耗電、成本等點(diǎn)上比SRAM優(yōu)越，例如通過(guò)由SRAM的引腳配置、時(shí)序功能等接口電平互換，提供SRAM裝置的優(yōu)點(diǎn)，同時(shí)可以得到裝置的密集度、耗電、成本的改善，適用于便攜式終端等的應(yīng)用。
圖11為表示本發(fā)明的進(jìn)一步其他的實(shí)施例的構(gòu)成的圖，對(duì)于下述半導(dǎo)體存儲(chǔ)裝置(偽SRAM)，通過(guò)使用本發(fā)明，在減少了引腳數(shù)的同時(shí)，縮短了存取時(shí)間并且提高了數(shù)據(jù)處理性能，該半導(dǎo)體存儲(chǔ)裝置由對(duì)數(shù)據(jù)保持需要更新的存儲(chǔ)單元(DRAM單元)構(gòu)成單元陣列201，具有自動(dòng)更新功能，具有與SRAM樣式對(duì)應(yīng)的接口。
參照?qǐng)D11，本實(shí)施例的半導(dǎo)體存儲(chǔ)裝置包括單元陣列201，具有多根比特線(未圖示)和多根字線(未圖示)，在比特線和字線的交叉部具有DRAM存儲(chǔ)單元(未圖示)；解碼器202，輸入地址信號(hào)并解碼，激活選擇的字線，激活選擇的列選擇信號(hào)；讀出放大器/預(yù)充電(SA/PR)電路203，進(jìn)行比特線(未圖示)的預(yù)充電、從存儲(chǔ)單元(未圖示)向比特線(未圖示)輸出的數(shù)據(jù)的讀出、向存儲(chǔ)器的數(shù)據(jù)的寫入、以及更新操作。
本實(shí)施例的半導(dǎo)體存儲(chǔ)裝置具有地址·數(shù)據(jù)共用端子207，作為外部端子(引腳)，進(jìn)行從半導(dǎo)體存儲(chǔ)裝置外部供給的地址信號(hào)的高位比特的輸入和數(shù)據(jù)信號(hào)的輸入輸出；地址專用端子208，進(jìn)行從半導(dǎo)體存儲(chǔ)裝置外部供給的地址信號(hào)的低位比特的輸入；端子206，輸入從半導(dǎo)體存儲(chǔ)裝置外部供給的地址有效信號(hào)/ADV；端子群209，輸入從半導(dǎo)體存儲(chǔ)裝置外部供給的片選信號(hào)/CS、寫使能信號(hào)/WE、輸出使能信號(hào)/OE的各信號(hào)。
進(jìn)而，本實(shí)施例的半導(dǎo)體存儲(chǔ)裝置包括地址/數(shù)據(jù)切換控制器電路204、鎖存器205A、205B、解碼器210、輸入緩沖器211、輸出緩沖器212、寄存器/多路復(fù)用電路213、陣列中心(コア)激活控制器電路215。
地址/數(shù)據(jù)切換控制器電路204，輸入從端子206輸入的地址有效信號(hào)/ADV、從端子群209輸入的片選信號(hào)/CS、寫使能信號(hào)/WE、輸出使能信號(hào)/OE，與在地址·數(shù)據(jù)共用端子207的地址和數(shù)據(jù)的切換對(duì)應(yīng)，生成提供給半導(dǎo)體存儲(chǔ)裝置內(nèi)部的電路的控制信號(hào)(ADV)217、控制信號(hào)(WE)218、控制信號(hào)(OE)219、控制信號(hào)(/OE)220，并向?qū)?yīng)的電路輸出。另外，在圖11所示的例中，從半導(dǎo)體存儲(chǔ)裝置外部供給的片選信號(hào)/CS、寫使能信號(hào)/WE、輸出使能信號(hào)/OE的任意一個(gè)，均為低電平時(shí)處于激活狀態(tài)，但這些信號(hào)也可以是高電平時(shí)激活的信號(hào)。
輸入緩沖器211，輸入來(lái)自地址·數(shù)據(jù)共用端子207的輸入信號(hào)，在從地址/數(shù)據(jù)切換控制器電路204輸出的控制信號(hào)(OE)219為高電平時(shí)(即，地址·數(shù)據(jù)共用端子207的輸出為禁止，為輸入模式的時(shí)候)，為激活狀態(tài)，從輸出端子輸出從地址·數(shù)據(jù)共用端子207輸入的輸入信號(hào)?？刂菩盘?hào)(OE)219為低電平時(shí)，輸入緩沖器211為非激活狀態(tài)(關(guān)閉狀態(tài))，輸出為高阻抗?fàn)顟B(tài)。輸入緩沖器211的輸出端子被共同連接于兩個(gè)鎖存器205A、205B的輸入端子上。
鎖存器205A，根據(jù)從地址/數(shù)據(jù)切換控制器電路204輸出的控制信號(hào)(ADV)217，對(duì)來(lái)自輸入緩沖器211的地址信號(hào)(高位地址信號(hào))進(jìn)行采樣，把采樣的結(jié)果輸出給解碼器202。鎖存器205A根據(jù)控制信號(hào)(ADV)217對(duì)高位地址信號(hào)進(jìn)行采樣后，地址·數(shù)據(jù)共用端子207被用作數(shù)據(jù)端子。
鎖存器205B，根據(jù)從地址/數(shù)據(jù)切換控制器電路204輸出的控制信號(hào)WE，對(duì)由輸入緩沖器211輸出的數(shù)據(jù)信號(hào)進(jìn)行采樣，通過(guò)數(shù)據(jù)線222把采樣的結(jié)果向寄存器/多路復(fù)用(REG/MUX)電路213輸出。
輸出緩沖器212的輸入端子與數(shù)據(jù)線222連接，其輸出端子與地址·數(shù)據(jù)共用端子207連接。輸出緩沖器212，根據(jù)從地址/數(shù)據(jù)切換控制器電路204輸出的控制信號(hào)(/OE)220，對(duì)輸入至輸入端子的信號(hào)進(jìn)行采樣，把采樣的結(jié)果向地址·數(shù)據(jù)共用端子207輸出。在控制信號(hào)(/OE)220為低電平(允許輸出)時(shí)，輸出緩沖器212被激活，接收數(shù)據(jù)線222的數(shù)據(jù)，向地址·數(shù)據(jù)共用端子207輸出。在控制信號(hào)(/OE)220為高電平時(shí)，輸出緩沖器212處于非激活狀態(tài)(關(guān)閉狀態(tài))，輸出為高阻抗?fàn)顟B(tài)。
解碼器210，輸入從地址專用端子208輸入的地址信號(hào)的低位比特并解碼，向寄存器/多路復(fù)用電路213輸出解碼結(jié)果。該解碼器210，在上述實(shí)施例中，與解碼低位比特(A0、A1)的解碼器121等(參照?qǐng)D2、圖4)相對(duì)應(yīng)。
本實(shí)施例的寄存器/多路復(fù)用電路(REG/MUX)213，與圖1的多路復(fù)用·分離電路(MUX/DEMUX)113的解碼器121等設(shè)置在電路外部的構(gòu)成相對(duì)應(yīng)。即，在寄存器/多路復(fù)用電路(REG/MUX)213的內(nèi)部沒有解碼器。寄存器/多路復(fù)用電路(REG/MUX)213，在由頁(yè)模式寫入時(shí)，接收從地址·數(shù)據(jù)共用端子207串行輸入的數(shù)據(jù)信號(hào)，存儲(chǔ)到寄存器內(nèi)1頁(yè)的量，通過(guò)總線214，向讀出放大器/預(yù)充電電路203并行傳遞1頁(yè)的數(shù)據(jù)。此外，寄存器/多路復(fù)用電路(REG/MUX)213，在由頁(yè)模式讀出時(shí)，接收從讀出放大器/預(yù)充電電路203并行輸出的1頁(yè)的量的數(shù)據(jù)，并向輸出緩沖器212串行的輸出。
更為詳細(xì)的說(shuō)，寄存器/多路復(fù)用電路(REG/MUX)213的寄存器，實(shí)現(xiàn)了如下串行—并行轉(zhuǎn)換功能把從地址·數(shù)據(jù)共用端子207串行的輸入并傳遞到數(shù)據(jù)線222的數(shù)據(jù)信號(hào)，根據(jù)解碼器210的解碼結(jié)果，存儲(chǔ)1頁(yè)的量，通過(guò)總線214把1頁(yè)的數(shù)據(jù)并行的向讀出放大器/預(yù)充電電路203輸出。此外，寄存器/多路復(fù)用電路(REG/MUX)213的多路復(fù)用器，實(shí)現(xiàn)了如下并行—串行轉(zhuǎn)換功能通過(guò)總線214接收通過(guò)讀出放大器/預(yù)充電電路203從單元陣列201輸出的1頁(yè)的讀出數(shù)據(jù)，根據(jù)解碼器210的解碼結(jié)果，依次串行的輸出。
在本實(shí)施例中，根據(jù)從陣列中心激活控制器電路215向寄存器/多路復(fù)用電路(REG/MUX)213的寄存器供給的控制信號(hào)227，進(jìn)行例如與頁(yè)面內(nèi)的起始地址相對(duì)應(yīng)的數(shù)據(jù)的寫入。并且，也可以根據(jù)解碼頁(yè)面內(nèi)地址的解碼器210的解碼結(jié)果，向該寄存器進(jìn)行頁(yè)面內(nèi)剩余的數(shù)據(jù)的寫入的控制。
圖12為表示圖11所示的半導(dǎo)體存儲(chǔ)裝置的操作的一例的時(shí)序圖。在該例中，1頁(yè)由4個(gè)字構(gòu)成。圖11的低位地址端子208為2比特。根據(jù)輸入到端子206的地址有效信號(hào)/ADV從高電平向低電平的變化，地址/數(shù)據(jù)切換控制器電路204使控制信號(hào)(ADV)217從低電平變?yōu)楦唠娖?。鎖存器電路205A在控制信號(hào)(ADV)217的上升變化時(shí)對(duì)由輸入緩沖器211輸出的高位地址進(jìn)行采樣，并向解碼器202輸出。由鎖存器電路205A鎖存高位地址信號(hào)后(控制信號(hào)(ADV)的上升變化后)，地址·數(shù)據(jù)共用端子207從地址輸入端子切換為數(shù)據(jù)輸入輸出端子。
另一方面，地址專用端子208平時(shí)接收低位地址，通過(guò)鎖存器電路205A鎖存高位地址信號(hào)后，根據(jù)低位地址進(jìn)行頁(yè)操作。即，根據(jù)供給至地址專用端予208的低位地址信號(hào)(ADD1、ADD2、ADD3、ADD4)，向地址·數(shù)據(jù)共用端子207串行輸出頁(yè)面內(nèi)的數(shù)據(jù)信號(hào)(D11、D12、D13、D14)。寫入時(shí)也一樣，通過(guò)鎖存器電路205A鎖存了向地址·數(shù)據(jù)共用端子207供給的高位地址后，根據(jù)向端子208供給的低位地址信號(hào)(ADD1、ADD2、ADD3、ADD4)，向寄存器/多路復(fù)用電路213依次供給從地址·數(shù)據(jù)共用端子207串行的輸入的寫入數(shù)據(jù)信號(hào)(D11、D12、D13、D14)。
參照?qǐng)D11，在本實(shí)施例中，作為用于在單元陣列201選擇頁(yè)面起始地址(圖12的高位和低位地址ADD1)的觸發(fā)信號(hào)，利用從地址·數(shù)據(jù)切換控制器電路204輸出的控制信號(hào)(ADV)224(和信號(hào)217相同，與輸入的地址有效信號(hào)ADV的上升同步被激活)，對(duì)陣列中心激活控制器電路215給予觸發(fā)，把控制信號(hào)224作為觸發(fā)信號(hào)輸入的陣列中心激活控制器電路215，向單元陣列201提供控制信號(hào)226(用于選擇字線的選通脈沖信號(hào)，用于使讀出放大器/預(yù)充電電路203激活的控制信號(hào))，控制與頁(yè)面起始地址(也叫“基址”)相對(duì)應(yīng)的選擇字線的激活等。同時(shí)，陣列中心激活控制器電路215，對(duì)寄存器/多路復(fù)用電路213提供用于向寄存器存入頁(yè)面的起始地址的數(shù)據(jù)的控制信號(hào)227。
或者，參照?qǐng)D11，在本實(shí)施例中，作為用于在單元陣列201選擇頁(yè)面的起始地址的其他的構(gòu)成，也可以設(shè)置輸入從鎖存器電路205輸出的高位地址信號(hào)并檢測(cè)地址信號(hào)的變化的地址變化檢測(cè)電路(ATD)216，地址變化檢測(cè)電路(ATD)216檢測(cè)高位地址的變化時(shí)，向陣列中心激活控制器電路215供給觸發(fā)信號(hào)(ATD)225。輸入了觸發(fā)信號(hào)225的陣列中心激活控制器電路215，向單元陣列201提供控制信號(hào)226，控制與頁(yè)面的起始地址(也叫“基址”)相對(duì)應(yīng)的選擇字線的激活等，對(duì)寄存器/多路復(fù)用電路213提供用于向寄存器存入頁(yè)面的起始地址的數(shù)據(jù)的控制信號(hào)227。
在圖11所示的上述實(shí)施例中，由頁(yè)模式數(shù)據(jù)寫入時(shí)，作為用于從地址·數(shù)據(jù)共用端子207串行存入數(shù)據(jù)的鎖存器電路205B的采樣時(shí)鐘，如圖11所示，使用從地址/數(shù)據(jù)切換控制器電路204輸出的控制信號(hào)(WE)218。如圖13所示，地址/數(shù)據(jù)切換控制器電路204，生成作為控制信號(hào)(WE)218的反轉(zhuǎn)的四個(gè)連續(xù)脈沖，在鎖存器電路205B中，在控制信號(hào)(WE)218的各上升沿對(duì)1頁(yè)為4個(gè)字的各自的數(shù)據(jù)D11、D12、D13、D14進(jìn)行采樣。
圖11所示的上述實(shí)施例，由通過(guò)DRAM單元構(gòu)成單元陣列201的偽SRAM構(gòu)成，改善了裝置的密集度、電力消耗、成本，同時(shí)減少了引腳數(shù)并實(shí)現(xiàn)了高速處理，適用于具有非同步型SRAM接口的便攜式終端用的存儲(chǔ)器等。
此外，上述各實(shí)施例，對(duì)于EEPROM(電可擦可編程只讀存儲(chǔ)器)等只讀存儲(chǔ)器也可以適用。
以上根據(jù)上述實(shí)施例說(shuō)明了本發(fā)明，但本發(fā)明并不限于上述實(shí)施例的構(gòu)成，還包括本領(lǐng)域技術(shù)人員在本發(fā)明的原理內(nèi)得到的各種變形、修正。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，輸入多比特的地址信號(hào)的多個(gè)地址端子的一部分作為和輸出及/或輸入用的數(shù)據(jù)端子共用的共用端子；所述地址端子的剩余的一部分或全部作為用于頁(yè)面內(nèi)的存取的地址專用端子，對(duì)于由來(lái)自所述共用端子的地址選擇的頁(yè)面，根據(jù)輸入到所述地址專用端子的地址信號(hào)，由所述共用端子進(jìn)行頁(yè)面內(nèi)多個(gè)數(shù)據(jù)的連續(xù)輸出及/或輸入。
2.一種半導(dǎo)體存儲(chǔ)裝置，輸入(n+m)比特(n、m為規(guī)定的正整數(shù))的地址信號(hào)，進(jìn)行向存儲(chǔ)單元陣列的存取，其特征在于，至少包括n個(gè)共用端子，用于輸入n比特的地址信號(hào)的地址端子的一部分或全部、與用于進(jìn)行比特幅度為n比特以下的數(shù)據(jù)的輸出的數(shù)據(jù)端子共用；和m個(gè)地址專用端子，輸入m比特的地址信號(hào)，在讀出時(shí)，從所述共用端子輸入n比特的地址信號(hào)之后，根據(jù)從所述地址專用端子輸入的m比特的地址信號(hào)，從所述共用端子連續(xù)的讀出頁(yè)面內(nèi)的多個(gè)數(shù)據(jù)。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，在寫入時(shí)，輸入n比特的地址信號(hào)之后，根據(jù)從所述地址專用端子輸入的地址信號(hào)，從所述共用端子連續(xù)輸入的多個(gè)數(shù)據(jù)，被寫入到選擇的頁(yè)面內(nèi)。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述共用端子，構(gòu)成所述n比特的地址信號(hào)輸入端子，并且也是進(jìn)行數(shù)據(jù)信號(hào)的輸入輸出的輸入輸出端子。
5.一種半導(dǎo)體存儲(chǔ)裝置，輸入(n+m)比特(n、m為規(guī)定的正整數(shù))的地址信號(hào)，進(jìn)行向存儲(chǔ)單元陣列的存取，其特征在于，至少包括n個(gè)共用端子，用于輸入n比特的地址信號(hào)的地址端子的一部分或全部、與用于進(jìn)行比特幅度為n比特以下的數(shù)據(jù)的輸入及輸出的數(shù)據(jù)端子共用；和m個(gè)地址專用端子，輸入m比特的地址信號(hào)，在寫入時(shí)，從所述共用端子輸入n比特的地址信號(hào)之后，根據(jù)從所述地址專用端子輸入的地址信號(hào)，從所述共用端子連續(xù)輸入的多個(gè)數(shù)據(jù)，被寫入到所選擇的頁(yè)面內(nèi)。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，含有控制電路，輸入控制信號(hào)，該控制信號(hào)表示從所述半導(dǎo)體存儲(chǔ)裝置外部向所述半導(dǎo)體存儲(chǔ)裝置提供的地址信號(hào)有效，根據(jù)所述控制信號(hào)，生成鎖存時(shí)序信號(hào)；鎖存器電路，根據(jù)所述鎖存時(shí)序信號(hào)，對(duì)從所述共用端子輸入的地址信號(hào)進(jìn)行采樣，將所述采樣了的地址信號(hào)供給至對(duì)所述地址信號(hào)進(jìn)行解碼的解碼器；和多路復(fù)用電路，在讀出時(shí)，并行接收從所述存儲(chǔ)單元陣列讀出的頁(yè)面內(nèi)的多個(gè)數(shù)據(jù)，根據(jù)從所述地址專用端子輸入的m比特的地址信號(hào)，把所述多個(gè)數(shù)據(jù)多路復(fù)用為一條數(shù)據(jù)信號(hào)，并從所述共用端子依次輸出。
7.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，含有控制電路，輸入控制信號(hào)，該控制信號(hào)表示從所述半導(dǎo)體存儲(chǔ)裝置外部向所述半導(dǎo)體存儲(chǔ)裝置提供的地址信號(hào)有效，根據(jù)所述控制信號(hào)，生成鎖存時(shí)序信號(hào)；鎖存器電路，根據(jù)所述鎖存時(shí)序信號(hào)，對(duì)從所述共用端子輸入的地址信號(hào)進(jìn)行采樣，將所述采樣了的地址信號(hào)供給至對(duì)所述地址信號(hào)進(jìn)行解碼的解碼器；和分離電路，在寫入時(shí)，使用從所述地址專用端子輸入的m比特的地址信號(hào)，把向所述共用端子依次輸入的數(shù)據(jù)分離為多個(gè)并行的數(shù)據(jù)，把所述分離了的并行數(shù)據(jù)供給至所述單元陣列。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有輸出端與所述共用端子連接的輸出緩沖器，所述多路復(fù)用電路包括多個(gè)開關(guān)，一端與所述輸出緩沖器的輸入端共同連接，另一端分別與對(duì)應(yīng)的讀出用的放大器連接；和控制電路，根據(jù)所述m比特的地址信號(hào)，控制所述多個(gè)開關(guān)的接通、斷開，所述多路復(fù)用電路，通過(guò)所述開關(guān)，把從多個(gè)所述讀出用的放大器并行輸出的多個(gè)數(shù)據(jù)，向所述輸出緩沖器的輸入端依次輸出。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述分離電路包括多個(gè)鎖存器電路，從輸入端共同輸入向所述共用端子供給的數(shù)據(jù)，各自的輸出端與對(duì)應(yīng)的寫入用的放大器的輸入端連接；和時(shí)序控制電路，與所述m比特的地址信號(hào)相對(duì)應(yīng)，分別向所述多個(gè)鎖存器電路提供采樣用的時(shí)鐘信號(hào)。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述時(shí)序控制電路，輸入控制數(shù)據(jù)寫入的控制信號(hào)，把根據(jù)所述控制信號(hào)生成的采樣用的時(shí)鐘，提供給所述多個(gè)鎖存器電路中對(duì)應(yīng)的鎖存器電路。
11.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述分離電路包括存儲(chǔ)部，存儲(chǔ)依次向所述共用端子供給的1頁(yè)的量的數(shù)據(jù)，且并行的輸出。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，包括解碼器，輸入從所述地址專用端子輸入的地址信號(hào)并進(jìn)行解碼，根據(jù)解碼結(jié)果，輸出控制向所述存儲(chǔ)部的數(shù)據(jù)的寫入的信號(hào)。
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，包括地址/數(shù)據(jù)切換控制電路，至少輸入表示從所述半導(dǎo)體存儲(chǔ)裝置外部向所述半導(dǎo)體存儲(chǔ)裝置供給的地址信號(hào)有效的第1控制信號(hào)、控制數(shù)據(jù)寫入的第2控制信號(hào)以及控制讀出數(shù)據(jù)的輸出的第3控制信號(hào)，根據(jù)輸入的所述第1至第3控制信號(hào)，供給所述半導(dǎo)體存儲(chǔ)裝置內(nèi)的電路中需要的多個(gè)控制信號(hào)；輸入緩沖器，輸入端連接于所述共用端子，當(dāng)控制讀出數(shù)據(jù)的輸出的所述第3控制信號(hào)為非激活狀態(tài)時(shí)，把從所述地址/數(shù)據(jù)切換控制電路以激活狀態(tài)輸出的第4控制信號(hào)，作為輸出控制信號(hào)而輸入，由輸入的所述輸出控制信號(hào)控制其激活、非激活，當(dāng)為激活時(shí)，輸出來(lái)自所述輸入端的信號(hào)；第1鎖存器電路，把接收到表示所述地址信號(hào)有效的所述第1控制信號(hào)被激活、從所述地址/數(shù)據(jù)切換控制電路以激活狀態(tài)輸出的第5控制信號(hào)，作為采樣用的時(shí)鐘而輸入，與輸入的所述采樣用的時(shí)鐘相對(duì)應(yīng)，對(duì)從所述輸入緩沖器輸出的地址信號(hào)進(jìn)行采樣，將所述采樣了的地址信號(hào)輸出至對(duì)地址信號(hào)進(jìn)行解碼的解碼器；第2鎖存器電路，把接收到控制所述寫入的所述第2控制信號(hào)被激活、從所述地址/數(shù)據(jù)切換控制電路輸出的第6控制信號(hào)，作為采樣用的時(shí)鐘而輸入，與輸入的所述采樣用的時(shí)鐘相對(duì)應(yīng)，對(duì)從所述輸入緩沖器輸出的數(shù)據(jù)信號(hào)進(jìn)行采樣并輸出；輸出緩沖器，當(dāng)控制所述讀出數(shù)據(jù)的輸出的所述第3控制信號(hào)為激活狀態(tài)時(shí)，把從所述地址/數(shù)據(jù)切換控制電路以激活狀態(tài)輸出的第7控制信號(hào)，作為輸出控制信號(hào)而輸入，由輸入的所述輸出控制信號(hào)控制其激活、非激活，當(dāng)為激活時(shí)，向所述共用端子輸出讀出數(shù)據(jù)；頁(yè)面內(nèi)地址解碼器，輸入從所述地址專用端子輸入的地址信號(hào)并解碼頁(yè)面內(nèi)地址；和寄存器/多路復(fù)用電路，具有輸入預(yù)定的規(guī)定個(gè)數(shù)的數(shù)據(jù)并存儲(chǔ)保持的存儲(chǔ)部和多路復(fù)用電路，該多路復(fù)用電路，當(dāng)由頁(yè)模式寫入時(shí)，根據(jù)所述頁(yè)面內(nèi)地址解碼器的解碼結(jié)果，存儲(chǔ)從所述第2鎖存器電路依次輸出的多個(gè)數(shù)據(jù)，向所述單元陣列并行輸出所述多個(gè)數(shù)據(jù)，當(dāng)由頁(yè)模式讀出時(shí)，并行的接收來(lái)自所述單元陣列的讀出數(shù)據(jù)，根據(jù)所述頁(yè)面內(nèi)地址解碼器的解碼結(jié)果，向所述輸出緩沖器依次輸出。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述存儲(chǔ)部包括存儲(chǔ)1頁(yè)的量的數(shù)據(jù)的寄存器。
15.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，進(jìn)一步包括控制電路，輸入接收到表示所述地址信號(hào)有效的所述第1控制信號(hào)被激活而從所述地址/數(shù)據(jù)切換控制電路輸出的觸發(fā)信號(hào)，根據(jù)所述觸發(fā)信號(hào)，輸出用于在所述存儲(chǔ)單元陣列選擇頁(yè)面內(nèi)的起始地址的控制信號(hào)。
16.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，進(jìn)一步包括地址變化檢測(cè)電路，當(dāng)檢測(cè)到從所述共用端子輸入的所述地址信號(hào)的變化時(shí)，輸出觸發(fā)信號(hào)；和控制電路，接收從所述地址變化檢測(cè)電路輸出的所述觸發(fā)信號(hào)，輸出用于在所述存儲(chǔ)單元陣列選擇頁(yè)面的起始地址的控制信號(hào)。
17.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述控制電路，接收所述觸發(fā)信號(hào)，把用于在所述存儲(chǔ)單元陣列選擇頁(yè)面的起始地址的控制信號(hào)，輸出至所述存儲(chǔ)單元陣列以及所述寄存器/多路復(fù)用電路。
18.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述單元陣列包括為了數(shù)據(jù)保持需要更新的動(dòng)態(tài)存儲(chǔ)單元；和與靜態(tài)隨機(jī)存取存儲(chǔ)器相對(duì)應(yīng)的接口。
19.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，1頁(yè)由2m個(gè)字構(gòu)成，進(jìn)行頁(yè)面內(nèi)的2m個(gè)字?jǐn)?shù)據(jù)的連續(xù)存取。
20.一種電子裝置，具有權(quán)利要求1的半導(dǎo)體存儲(chǔ)裝置。
21.一種半導(dǎo)體存儲(chǔ)裝置的控制方法，其特征在于，地址端子的一部分作為與輸出用或輸入輸出用的數(shù)據(jù)端子共用的共用端子使用，把所述地址端子剩余的一部分或全部作為頁(yè)面內(nèi)的存取用的地址端子使用，包括以下步驟鎖存從所述共用端子輸入的地址信號(hào)；和鎖存所述地址信號(hào)后，把所述共用端子作為數(shù)據(jù)端子使用，對(duì)于由從所述共用端子輸入的地址信號(hào)所選擇的頁(yè)，根據(jù)從所述頁(yè)面內(nèi)存取用的地址專用端子輸入的地址信號(hào)，進(jìn)行所述頁(yè)面內(nèi)的數(shù)據(jù)的連續(xù)存取。
22.根據(jù)權(quán)利要求21所述的半導(dǎo)體存儲(chǔ)裝置的控制方法，其特征在于，所述半導(dǎo)體存儲(chǔ)裝置輸入(n+m)比特(n、m為規(guī)定的正整數(shù))的地址信號(hào)，所述共用端子由用于輸入n比特的地址信號(hào)的地址端子的一部分或全部、和用于進(jìn)行比特幅度為n比特以下的數(shù)據(jù)的輸出的數(shù)據(jù)端子共用，所述頁(yè)面內(nèi)的存取用的所述地址專用端子輸入m比特的地址信號(hào)，讀出時(shí)，輸入n比特的地址信號(hào)后，使用從所述地址專用端子輸入的m比特的地址信號(hào)，從所述共用端子連續(xù)的輸出所選擇的頁(yè)面內(nèi)的多個(gè)數(shù)據(jù)。
23.根據(jù)權(quán)利要求21所述的半導(dǎo)體存儲(chǔ)裝置的控制方法，其特征在于，所述半導(dǎo)體存儲(chǔ)裝置輸入(n+m)比特(n、m為規(guī)定的正整數(shù))的地址信號(hào)，所述共用端子由用于輸入n比特的地址信號(hào)的地址端子的一部分或全部、和用于進(jìn)行比特幅度為n比特以下的數(shù)據(jù)的輸出的數(shù)據(jù)端子共用，所述頁(yè)面內(nèi)的存取用的所述地址專用端子輸入m比特的地址信號(hào)，寫入時(shí)，輸入n比特的地址信號(hào)后，使用從所述地址專用端子輸入的m比特的地址信號(hào)，從所述共用端子連續(xù)的輸入的多個(gè)數(shù)據(jù)，被寫入到所選擇的頁(yè)面內(nèi)。
24.根據(jù)權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)裝置的控制方法，其特征在于，1頁(yè)由2m個(gè)字構(gòu)成，進(jìn)行頁(yè)面內(nèi)的2m個(gè)字?jǐn)?shù)據(jù)的連續(xù)存取。
全文摘要
一種半導(dǎo)體存儲(chǔ)裝置，至少包括共用端子，用于輸入n比特地址信號(hào)的地址端子的一部分或全部、與用于進(jìn)行比特幅度在n比特以下的數(shù)據(jù)的輸出的數(shù)據(jù)端子共用；地址專用端子，輸入m比特的地址信號(hào)，讀出時(shí)，輸入n比特的地址信號(hào)后，使用從地址專用端子輸入的m比特的地址信號(hào)，從上述共用端子連續(xù)的讀出選擇的頁(yè)面內(nèi)的多個(gè)數(shù)據(jù)。
文檔編號(hào)G11C5/06GK1624800SQ20041009265
公開日2005年6月8日 申請(qǐng)日期2004年11月15日 優(yōu)先權(quán)日2003年11月13日
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