專利名稱：在集成電路元件中的可編程電阻器元件的制作方法
技術(shù)領域：
本實用新型涉及一種芯片內(nèi)的熔絲元件，特別是涉及一種在電性上可編程且具有多重電阻值的多晶硅熔絲。
背景技術(shù)：
在集成電路技術(shù)中有許多方法可用來提供制造上的靈活性，這些技術(shù)的特點是可以使一般的電路設計更易裝配至特定應用中，或是在制程中對參數(shù)的影響很小或根本不影響參數(shù)。其中一種配置(configuration)的方法就是在芯片內(nèi)使用可編程熔絲(programmable fuses)，該熔絲是一種可用在斷路(open circuit)中的導體元件。當該元件是導體時，電路就會根據(jù)第一配置操作；當該元件是斷路時，電路就會根據(jù)第二配置操作。在傳統(tǒng)的現(xiàn)有技術(shù)中，晶片內(nèi)的熔絲只是一條簡單的金屬線，該金屬線可利用激光切割而形成斷路；此類型的熔絲非常有用，但其需要外部的激光切割源。
另一種形成可編程熔絲的方法是使用多晶硅線，利用經(jīng)過多晶硅線且超過其電流密度承受度而將熔絲燒斷形成斷路。但這種熔絲有一個限制，就是只能用在二元元件中，即不是導線就是斷路的0或1狀態(tài)，對于形成多重態(tài)的可編程熔絲元件而言，該技術(shù)具有高度優(yōu)勢。
有許多現(xiàn)有技術(shù)的實用新型與晶片內(nèi)的熔絲有關(guān)Carroll等人的美國專利6,356,496 B1描述了一種形成多晶硅電阻器的方法，該電阻器可以通過燒斷熔絲來調(diào)整電阻值；Tsui等人的美國專利6,242,790 B1描述了一種利用多晶硅電阻器/熔絲所制成的多種電阻；Sundaraman等人的美國專利6,175,261 B1則公開了一種芯片內(nèi)熔絲電路。
實用新型內(nèi)容本實用新型的主要目的在于提供一種有效率且非常易于制造的集成電路元件。
為了實現(xiàn)上述目的，本實用新型提供一種在集成電路元件中的可編程晶體管元件，包括多條線路包括一個半導體層位于一個基底上，其中所述線路在第一端點與第二端點間電性并聯(lián)，且任何所述線路可通過從所述第一端點至所述第二端點強加一個電流而被燒斷；以及位于第一群所述線路上但不位于第二群所述線路上的一個金屬半導體合金。
本實用新型所述的在集成電路元件中的可編程電阻器元件，所述半導體層包括硅。
本實用新型所述的在集成電路元件中的可編程電阻器元件，所述半導體層包括多晶硅。
本實用新型所述的在集成電路元件中的可編程電阻器元件，所述可編程電阻器元件是所述集成電路元件的一個芯片識別器。
本實用新型所述的在集成電路元件中的可編程電阻器元件，所述金屬半導體合金包括金屬硅化物。
本實用新型所述的在集成電路元件中的可編程電阻器元件，所述多條線路被摻雜。
本實用新型所述的在集成電路元件中的可編程電阻器元件，所述第一群線路被摻雜且所述第二群線路未被摻雜。
本實用新型所述的在集成電路元件中的可編程電阻器元件，所述第一群包括一個單一線路，所述第二群包括一條以上的線路，且所述單一線路包括在所有所述線路中的最小電阻值。
利用本實用新型可以得到一種既具有效率又容易制造的集成電路元件，以及一種具有多重狀態(tài)的可編程多晶硅熔絲元件的形成方法，該形成方法對標準CMOS制程的影響最小。該方法可利用多晶硅電阻器的并聯(lián)組合決定元件的狀態(tài)；可根據(jù)電阻器被燒斷的數(shù)目來使元件表現(xiàn)出兩種以上的狀態(tài)；可通過金屬硅化物的形成與否來控制電阻線的相對電阻值；還可通過電阻器的摻雜與否來控制電阻線的相對電阻值。本實用新型還可以得到一種利用芯片內(nèi)電流源來程序化可編程多晶硅熔絲元件的方法，該程序化可編程多晶硅熔絲元件的方法是利用電流的多重脈沖來使元件程序化至兩種以上的狀態(tài)。


圖1是本實用新型的第一較佳實施例，顯示一個可編程電阻器元件的俯視圖。
圖2至圖6是本實用新型的第二較佳實施例，顯示形成可編程電阻器元件的方法。
圖7至圖8是本實用新型的第三較佳實施例，顯示程序化可編程電阻器元件的方法。
具體實施方式
圖1是本實用新型的第一較佳實施例。本實用新型的許多重要特征將在后面揭示和討論。圖1是一種可編程熔絲元件的俯視圖，該元件包括多條線路R1 18a、R2 18b、R3 18c與R4 18d。該線路的重要特征包括位于基底上的半導體層18，且線路18a、18b、18c與18d在第一端點TA與第二端點TB間電性并聯(lián)，且可通過從第一端點TA流至第二端點TB的電流將任一線路18a、18b、18c與18d燒斷(blow open)。
另一個重要特征是金屬半導體合金的形成與否，該金屬半導體合金位于第一群線路(例如R1 18a)上，但并不位于第二群線路(例如R2 18b、R3 18c與R4 18d)上。該金屬半導體合金是利用金屬半導體掩膜30選擇性地形成于第一群線路R118a上，且不形成于第二群線路R2 18b、R3 18c與R4 18d上。通過金屬半導體合金在線路上的形成與否，可以使線路的電阻值產(chǎn)生重大差異，例如線路R1 18a上形成金屬半導體合金，則會使其具有一個非常低的電阻值，即使線路R1 18a是最窄的線路，金屬半導體合金也會使線路R1 18a具有最小的電阻值，當元件受超過最小程序化值的電流脈沖時，由于金屬半導體合金的存在，會使線路R1 18a的最窄部分最先被燒斷。
另一個重要特征是線路的摻雜與否，這會使線路的電阻產(chǎn)生重大差異，例如線路R1 18a、R2 18b與R3 18c被摻雜，線路R4 18d未摻雜，則未摻雜線路R4 18d就會具有比摻雜線路R1 18a、R2 18b與R3 18c更高的電阻值。另一重要特征就是線寬，線路R1 18a、R2 18b、R3 18c與R4 18d的線寬可各不相同，以具有不同的電阻值。
圖2至圖6是一系列剖面圖，說明本實用新型形成可編程熔絲元件的較佳方法，也顯示和描述了許多本實用新型的重要關(guān)鍵特征。如圖2所示，第一較佳特征基底10可包括任何半導體材料或SOI(silicon on insulator，絕緣體上長多晶硅膜)材料，且該基底10較佳包括硅。如圖2所示，絕緣層14形成于基底10上，該絕緣層14為淺溝隔離14，此外，硅的局部氧化(LOCOS)也可作為一個非主動區(qū)。
另一重要特征是半導體層18形成于基底10上，且較佳形成于絕緣層14上，而所有已知的半導體材料都可以用來形成半導體層18，且該半導體層18較佳包括硅，更佳包括多晶硅。例如，在絕緣層14上形成500至2500埃的多晶硅層18，而在一個較佳例子中，多晶硅層18包括使用與集成電路元件CMOS晶體管柵極相同的多晶硅層。利用本實用新型的形成方法可以對標準制程作最小的改變，所以幾乎不影響原來的制程，例如多晶硅層18仍可利用化學氣相沉積(CVD)制程沉積。
半導體層18可以用本征(intrinsic)層或摻雜層來形成，若半導體層18是利用本征層形成，則半導體層18具有非常低的摻雜離子濃度；若半導體層18是利用摻雜層形成，則摻雜離子的濃度高得足以使半導體層18形成n型或p型半導體層，而該摻雜離子可以為磷、硼或砷。當使用多晶硅作為半導體層18時，該多晶硅層可被單獨沉積或與摻雜制程同時進行。此外，在多晶硅層沉積之后，還可以順應式地被摻雜至所需的起始濃度。
如圖3所示，圖形化半導體層18以形成多條線路R1 18a、R2 18b、R3 18c與R4 18d。該圖形化可利用任何已知的方法來執(zhí)行，例如，將一個光感層(圖中未示)沉積在半導體層18上，再利用光線經(jīng)由掩膜版曝光然后顯影，此光感層就會根據(jù)掩膜版的圖形對半導體層18進行曝光，然后以該膜作為晶片上的掩膜，刻蝕并移除半導體層18，然后再剝除該光感層。所形成的線路R1 18a、R2 18b、R3 18c與R4 18d可具有相同線寬，更佳情況是根據(jù)所需的相對電阻值來形成每條線路的線寬，例如需要最大電阻的線路可以作得最細，而作得較寬的線路(例如線路R4 18d)則可以承載較大電流密度而不易被燒斷(blownopen)，所以線寬可針對線路的燒斷與否來作最佳調(diào)整，這樣，形成了四條線路R1 18a、R2 18b、R3 18c與R4 18d。在實際應用中，元件可包括兩條或兩條以上的線路。
圖4用來說明本實用新型的另一個重要特征。如上所述，線路R1 18a、R2 18b、R3 18c與R4 18d可被選擇性摻雜以制造出最佳電阻值的電路。在此例中，離子26被注入線路R1 18a、R2 18b與R3 18c中以降低這些線路的電阻值，其中摻雜掩膜22用來覆蓋線路R4 18d，以防止離子26注入至線路18d中。在此方式中，摻雜的線路群R1 18a、R2 18b與R3 18c具有比未摻雜線路群R4 18d更小的電阻值。
圖5用來說明本實用新型的重要特征，形成第二遮蔽層30以覆蓋第二群線路且將第一群線路露出。如圖所示，第一群線路包括R1 18a，第二群線路包括R2 18b、R3 18c與R4 18d；第二遮蔽層30較佳包括光感層或光刻膠層，且如上所述可被圖形化；然后在第二遮蔽層30與露出的線路R1 18a上形成金屬層34，該金屬層34較佳包括可與半導體層18反應的金屬，以形成金屬半導體合金，若該半導體層18包括硅或多晶硅，則該金屬層34較佳包括銅、鈦、鎳或鉑；該金屬層34可通過物理或化學氣相沉積以形成約為10至300埃的厚度。
接下來，對金屬層34與半導體層18進行退火處理以催化線路R1 18a上的金屬半導體合金的形成。例如，可將集成電路元件加熱至約300至800℃。如圖6所示，金屬半導體合金層38只形成于線路R1 18a上。在一個較佳例子中，當半導體層18為硅或多晶硅時，則金屬半導體合金層38包括金屬硅化物，例如TiSi2、CoSi2、NiSi或PtSix。該金屬半導體合金層38較佳形成約10至300埃的厚度；在經(jīng)過退火處理后，可接著將未反應的金屬層34移除。
請再次參閱圖1，根據(jù)在較佳實施例中所提到的形成方法，在線路R1 18a、R2 18b、R3 18c與R4 18d中，只有線路R1 18a上有金屬半導體合金，線路R1 18a、R2 18b與R3 18c被摻雜，而線路R4 18d既沒有被摻雜也不具有金屬半導體合金。
在最初狀態(tài)中，元件的電阻值為線路R1至R4的并聯(lián)組合，該元件的第一電阻表示元件的第一儲存態(tài)，該全部線路都連接的第一狀態(tài)是元件的最小電阻。
圖7用來說明元件的第一程序化的執(zhí)行。首先將第一程序化電流IP1從端點TA強加至TB上，且該第一程序化電流IP1已經(jīng)大到足以使元件中最脆弱的線路被燒斷。在此例中，最脆弱的線路為R1 18a，原因如下首先，線路R1 18a上具有金屬半導體合金，此金屬半導體合金物會大幅降低線路的電阻率；第二，線路R1已摻雜；第三，線路R1為最細的線，因此，大部分程序化電流會傳導至線路R1中，當超過金屬半導體合金的耐熱度時，該線路就會被燒斷。第一程序化電流IP1主要是一個脈沖，此脈沖大到足以將最脆弱的線路R1燒斷而不損害到其它的線路(R2至R4)。
在經(jīng)過第一程序化脈沖處理后，元件被程序化至第二狀態(tài)。在第二狀態(tài)中，最脆弱的線路R1已被燒斷，而線路R2至R4依然連接，所以，元件的電阻值會由于少了線路R1而變高，此第二電阻值為可編程電阻器元件的第二狀態(tài)。
現(xiàn)在請參閱圖8，重復利用上述程序化方法即可將元件由第二狀態(tài)程序化至第三狀態(tài)。將第二程序化電流IP2從端點TA強加至TB上，該第二程序化電流IP2與其持續(xù)的時間已大到足以將下一個最脆弱的線路R2燒斷。在此例中，線路R2為摻雜線，且該線是未被燒斷的現(xiàn)有線路中最細的一條，所以其熱承受度最小。在線路R2被燒斷后，該元件進入到第三狀態(tài)，與該第三狀態(tài)相對應的第三電阻是線路R3與R4的并聯(lián)組合。可以再重復利用上述步驟將線路R3 18c燒斷，使元件程序化至第四狀態(tài)，而此第四狀態(tài)的電阻只為線路R4的電阻。
以上顯示的是本實用新型的獨特組合創(chuàng)造出一種有利元件的方法，該元件利用多條線路的并聯(lián)組合、金屬半導體合金的形成與否以及線路的摻雜與否來決定其電阻值，而利用該技術(shù)所形成的元件對模擬電路的可編程或可修整電阻特別有用，且可用于內(nèi)置式自測(built-in self-test，BIST)或自測與自我修復(built-in self-repair，BISR)的結(jié)合中。此熔絲預計將可在集成電路元件中成為主流技術(shù)，多重邏輯層次可通過重復程序化脈沖做程序化的動作。本實用新型的多晶硅熔絲結(jié)構(gòu)包括具有氮、磷或本征摻雜質(zhì)的組合和/或硅化物或非硅化物區(qū)的條狀結(jié)構(gòu)，該獨特結(jié)構(gòu)與只利用多種長度或?qū)挾榷嗑Ч钘l所形成的晶體管的結(jié)構(gòu)不同。
所形成的可編程電阻器元件特別適合作為集成電路元件中的芯片識別器(identifier)，可利用單一可編程電阻器或該可編程電阻器的組合來形成集成電路元件中的獨特識別器。
以下對本實用新型的優(yōu)點加以總結(jié)利用本實用新型可以得到一種既具有效率又容易制造的集成電路元件，以及一種具有多重狀態(tài)的可編程多晶硅熔絲元件的形成方法，該形成方法對標準CMOS制程的影響最小。該方法可利用多晶硅電阻器的并聯(lián)組合決定元件的狀態(tài)；可根據(jù)電阻器被燒斷的數(shù)目來使元件表現(xiàn)出兩種以上的狀態(tài)；可通過金屬硅化物的形成與否來控制電阻線的相對電阻值；還可通過電阻器的摻雜與否來控制電阻線的相對電阻值。本實用新型還可以得到一種利用芯片內(nèi)電流源來程序化可編程多晶硅熔絲元件的方法，該程序化可編程多晶硅熔絲元件的方法是利用電流的多重脈沖來使元件程序化至兩種以上的狀態(tài)。
如較佳實施例所示，本實用新型提供了一種比現(xiàn)有技術(shù)效率更高且更易于制造的技術(shù)。
雖然本實用新型已通過較佳實施例說明如上，但該較佳實施例并非用以限定本實用新型。本領域的技術(shù)人員，在不脫離本實用新型的精神和范圍內(nèi)，應有能力對該較佳實施例做出各種更改和補充，因此本實用新型的保護范圍以權(quán)利要求書的范圍為準。
附圖中符號的簡單說明如下10基底 38金屬半導體合金層14絕緣層 IP1第一程序化電流18半導體層 IP2第二程序化電流22摻雜掩膜 R1 18a、R2 18b線路26離子注入 R3 18c、R4 18d線路30第二遮蔽層 TA第一端點34金屬層 TB第二端點
權(quán)利要求1.一種在集成電路元件中的可編程電阻器元件，其特征在于包括多條線路包括一個半導體層位于一個基底上，其中所述線路在第一端點與第二端點間電性并聯(lián)，且任何所述線路可通過從所述第一端點至所述第二端點強加一個電流而被燒斷；以及位于第一群所述線路上但不位于第二群所述線路上的一個金屬半導體合金。
2.根據(jù)權(quán)利要求1所述的在集成電路元件中的可編程電阻器元件，其特征在于所述半導體層包括硅。
3.根據(jù)權(quán)利要求1所述的在集成電路元件中的可編程電阻器元件，其特征在于所述半導體層包括多晶硅。
4.根據(jù)權(quán)利要求1所述的在集成電路元件中的可編程電阻器元件，其特征在于所述可編程電阻器元件是所述集成電路元件的一個芯片識別器。
5.根據(jù)權(quán)利要求1所述的在集成電路元件中的可編程電阻器元件，其特征在于所述金屬半導體合金包括金屬硅化物。
6.根據(jù)權(quán)利要求1所述的在集成電路元件中的可編程電阻器元件，其特征在于所述多條線路被摻雜。
7.根據(jù)權(quán)利要求1所述的在集成電路元件中的可編程電阻器元件，其特征在于所述第一群線路被摻雜且所述第二群線路未被摻雜。
8.根據(jù)權(quán)利要求1所述的在集成電路元件中的可編程電阻器元件，其特征在于所述第一群包括一個單一線路，所述第二群包括一條以上的線路，且所述單一線路包括在所有所述線路中的最小電阻值。
專利摘要本實用新型提供一種在集成電路元件中的可編程電阻器元件，包括多條線路包括半導體層位于基底上，該線路在第一端點與第二端點間電性并聯(lián)，且其中任何線路可通過從第一端點至第二端點強加電流而被燒斷；以及位于第一群線路上但不位于第二群線路上的金屬半導體合金。本實用新型提供的集成電路元件，可以通過編程使之具有多重狀態(tài)。
文檔編號G11C17/14GK2772028SQ20042011795
公開日2006年4月12日 申請日期2004年10月21日 優(yōu)先權(quán)日2003年10月22日
發(fā)明者吳顯揚 申請人:臺灣積體電路制造股份有限公司