專(zhuān)利名稱(chēng)：在感測(cè)存儲(chǔ)單元時(shí)測(cè)量電流的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電流測(cè)量。例如，可以測(cè)量電流來(lái)感測(cè)基于電阻的存儲(chǔ)器件諸如磁阻隨機(jī)存取存儲(chǔ)器(MRAM)器件的狀態(tài)，它們將邏輯值存儲(chǔ)為存儲(chǔ)單元的電阻狀態(tài)。
背景技術(shù)：
圖1示出基于電阻的存儲(chǔ)器陣列結(jié)構(gòu)的一個(gè)實(shí)例，稱(chēng)為交叉點(diǎn)陣列。存儲(chǔ)器陣列8包括多條行線6，與多條列線12正交排列。每條行線通過(guò)各自的電阻存儲(chǔ)單元14連接到各條列線。每個(gè)存儲(chǔ)單元的電阻值存儲(chǔ)兩個(gè)或更多個(gè)邏輯值中的一個(gè)，根據(jù)將其編程為顯示多個(gè)電阻值中的哪一個(gè)而定。具有連接到行線和列線的電阻單元14的交叉點(diǎn)陣列的特點(diǎn)是，在陣列中沒(méi)有存儲(chǔ)單元存取晶體管。
MRAM器件是實(shí)現(xiàn)基于電阻的存儲(chǔ)器的一種方法。在MRAM中，每個(gè)電阻存儲(chǔ)單元通常包括插接(pinned)磁層、感測(cè)磁層以及插接層和感測(cè)層之間的隧道阻擋層。插接層具有固定的磁校準(zhǔn)，而感測(cè)層的磁校準(zhǔn)可編程為不同方向。單元的電阻根據(jù)感測(cè)層的校準(zhǔn)而改變。用一個(gè)電阻值例如較高值來(lái)表示邏輯“1”，而用另一個(gè)電阻值例如較低值來(lái)表示邏輯“0”。通過(guò)感測(cè)存儲(chǔ)單元的各個(gè)電阻值并將這樣感測(cè)的電阻值解釋為存儲(chǔ)數(shù)據(jù)的邏輯狀態(tài)，來(lái)讀取存儲(chǔ)的數(shù)據(jù)。
對(duì)于二進(jìn)制邏輯狀態(tài)的感測(cè)，不必知道存儲(chǔ)單元電阻的絕對(duì)幅度，只需知道電阻是大于還是小于在邏輯1和邏輯0電阻值中間的某個(gè)閾值即可。不過(guò)，感測(cè)MRAM存儲(chǔ)元件的邏輯狀態(tài)很困難，因?yàn)镸RAM器件的技術(shù)有多種限制。
在已尋址單元的列線上感測(cè)MRAM單元電阻。為了感測(cè)該單元，通常將連接到該單元的行線接地，而將其余的行線和列線保持在特定電壓。減少或消除存儲(chǔ)器單元中的晶體管易于降低對(duì)單元面積的要求，增加存儲(chǔ)密度并降低成本。如上所述的交叉點(diǎn)陣列的單元不包括晶體管。這是通過(guò)使每個(gè)電阻元件始終與各自的行線和列線保持電連接來(lái)實(shí)現(xiàn)的。結(jié)果，當(dāng)感測(cè)一個(gè)存儲(chǔ)器單元時(shí)，由通過(guò)已尋址行線中其它存儲(chǔ)單元的有效寄生電流通路對(duì)其進(jìn)行分流。
在常規(guī)MRAM器件中，高電阻狀態(tài)具有的電阻大約為1MΩ。處于低電阻狀態(tài)的元件具有的電阻大約為950KΩ。由此邏輯1和邏輯0之間的差值電阻通常大約為50KΩ或大約5％的縮放比例。相應(yīng)地，感測(cè)的MRAM器件上的感測(cè)電壓以邏輯1和邏輯0狀態(tài)之間的大約5％的縮放比例變化。
感測(cè)MRAM電阻的一個(gè)方法是將對(duì)應(yīng)于感測(cè)電壓的電流在時(shí)間上積分，并對(duì)所得的被積函數(shù)電壓進(jìn)行采樣。這是通過(guò)將電壓加到跨導(dǎo)放大器的輸入并用電容器累積由放大器輸出的電流來(lái)實(shí)現(xiàn)的。
圖2示出了在這種電容器上電壓隨時(shí)間的理論變化。電容器電壓Vcap從初始電壓Vinit上升到參考電壓Vref所用的間隔期間tm與加到跨導(dǎo)放大器輸入的電壓有關(guān)。
常規(guī)的感測(cè)技術(shù)對(duì)Vcap和Vref進(jìn)行比較，允許Vcap增加，直到Vcap超過(guò)Vref為止，然后使電容器放電，直到Vcap再次低于Vref為止?？蓪?duì)指示比較結(jié)果的脈沖進(jìn)行計(jì)數(shù)，以測(cè)量感測(cè)電壓，該電壓又指示元件的電阻狀態(tài)。但在采樣周期期間累積了大計(jì)數(shù)時(shí)，就會(huì)產(chǎn)生問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明提供了設(shè)置充電和放電間隔期間提供給電容器的電流以影響計(jì)數(shù)的技術(shù)。
根據(jù)本發(fā)明的示范性實(shí)施例，MRAM單元邏輯狀態(tài)是通過(guò)將存儲(chǔ)單元配置成在該單元上形成與該單元電阻有關(guān)的感測(cè)電壓來(lái)感測(cè)的。將感測(cè)電壓加到跨導(dǎo)放大器的輸入上，該跨導(dǎo)放大器輸出與感測(cè)電壓有關(guān)的感測(cè)電流。對(duì)感測(cè)電流在時(shí)間上積分，以測(cè)量感測(cè)電壓。
在積分期間，感測(cè)電流與正電流或負(fù)電流交替相加。與放大的感測(cè)電流相加的正電流使電容器充電，直到它超過(guò)參考電壓為止，然后與放大的感測(cè)電流相加的負(fù)電流使電容器放電，直到它再次低于參考電壓為止。將脈沖周期性地提供給數(shù)字計(jì)數(shù)器，當(dāng)電容器超過(guò)參考電壓時(shí)提供UP(升)計(jì)數(shù)脈沖，而當(dāng)參考電壓超過(guò)電容器上的電壓時(shí)提供DOWN(降)計(jì)數(shù)脈沖。通過(guò)在初始化計(jì)數(shù)器后的已知時(shí)間間隔對(duì)數(shù)字計(jì)數(shù)器的計(jì)數(shù)值與閾值進(jìn)行比較，可以確定被感測(cè)MRAM單元的邏輯狀態(tài)。如果正電流的幅度保持在低于負(fù)電流，即IUP＜IDOWN，則通過(guò)減少每個(gè)采樣周期上的計(jì)數(shù)來(lái)改進(jìn)計(jì)數(shù)器的范圍。
根據(jù)以下結(jié)合附圖的詳細(xì)說(shuō)明，可以更清晰地理解本發(fā)明的這些和其它特性和優(yōu)點(diǎn)。


圖1示出使用交叉點(diǎn)結(jié)構(gòu)的部分常規(guī)MRAM器件；圖2示出按照感測(cè)MRAM單元電阻的一種方法的積分電壓的理想時(shí)間和電壓圖；圖3示出部分磁隨機(jī)存取存儲(chǔ)器件；圖4示出在單元感測(cè)期間圖3器件的一部分；圖5A示出本發(fā)明感測(cè)電路的方框圖；圖5B是圖5A中感測(cè)電路的一組定時(shí)圖；以及圖6示出按照本發(fā)明的示范性實(shí)施例包括具有感測(cè)電路的存儲(chǔ)器件的數(shù)字處理系統(tǒng)。
具體實(shí)施例方式
在本發(fā)明的示范性實(shí)施例中，在連接到電容器的放大器上接收表示電阻存儲(chǔ)單元的已編程電阻狀態(tài)的信號(hào)。電容器還連接到比較器，比較器連接到參考電壓源并受時(shí)鐘控制。比較器的輸出連接到一對(duì)開(kāi)關(guān)。第一開(kāi)關(guān)將正電流源連接到電容器，而第二開(kāi)關(guān)將負(fù)電流源連接到電容器。比較器輸出備選地可連接到單個(gè)開(kāi)關(guān)，該開(kāi)關(guān)既連接到正電流源又連接到負(fù)電流源，并可在正負(fù)電流源之間切換。與放大器的感測(cè)電流結(jié)合的正電流使電容器充電，而與感測(cè)電流結(jié)合的負(fù)電流使電容器放電。比較器的輸出還連接到也由時(shí)鐘控制的升/降計(jì)數(shù)器。電流源電路包括正電流源、負(fù)電流源和開(kāi)關(guān)。正電流的量保持在低于負(fù)電流的量，即IUP＜IDOWN。升/降計(jì)數(shù)器含有在存儲(chǔ)單元的采樣周期上獲得的數(shù)字值。
圖3示意性示出了根據(jù)本發(fā)明示范性實(shí)施例的存儲(chǔ)器件5的一部分。圖3所示電路可全部集成在一個(gè)襯底上。電阻存儲(chǔ)單元的交叉點(diǎn)陣列配置成使特定存儲(chǔ)單元的電阻可由感測(cè)電壓來(lái)表示。器件5包括MRAM單元14的陣列8、多條隔開(kāi)的導(dǎo)電行線6以及多條隔開(kāi)的導(dǎo)電列線12。多條行線6基本上與多條列線12正交地放置，在各交叉處定義了多個(gè)重疊區(qū)域。在其它實(shí)施例中，行線和列線可以相互傾斜隔開(kāi)的關(guān)系放置。每條行線由各自的MRAM電阻單元14連接到每條列線。多個(gè)開(kāi)關(guān)器件51(通常用晶體管來(lái)實(shí)現(xiàn))各連接到一條行線6、第一恒定電位源(地)20以及第二恒定電位源(陣列電壓Va)24?？刂齐娐?1包括行解碼器，并如虛線62所示連接到各開(kāi)關(guān)器件51。開(kāi)關(guān)器件51適于在控制電路61的控制下將行線6交替連接到地20和電壓源Va24。控制電路61將各個(gè)開(kāi)關(guān)器件51保持在默認(rèn)的行線接地狀態(tài)。開(kāi)關(guān)器件52示出了在讀周期期間選中行54時(shí)開(kāi)關(guān)器件51的狀態(tài)。多個(gè)感測(cè)電路50分別連接到列線12。
電源(未示出)提供電壓源，它維持電路工作的各種電位。電源定義了三種電位，包括地電位20、電路元件的工作電壓Vcc以及如上述連接的電壓Va24。在一個(gè)實(shí)現(xiàn)中，電壓Va24大約為5伏。
在圖4中，選中的行線54顯示為由選中的開(kāi)關(guān)器件52連接到電壓Va24。還示出了多條列線12中的特定已尋址列線30。還示出了連接著選中行線54和特定列線30的被感測(cè)存儲(chǔ)單元38的第一端。各感測(cè)電路130操作上連接到列線30，用以感測(cè)列線30相對(duì)地20的電壓。
如圖所示，寄生通路存儲(chǔ)單元(例如34、40、42、44、46，它們構(gòu)成多個(gè)存儲(chǔ)單元14的子集)連接在列線30和各多條行線6之間。除了連接到被感測(cè)單元38的行線之外，各條行線6都由各自的開(kāi)關(guān)器件51接地。這樣，由與被感測(cè)的特定電阻單元38串聯(lián)的寄生通路單元例如34、40、42、44、46的并聯(lián)組合就形成了分壓器。列線30定義了寄生通路單元和被感測(cè)單元38之間的感測(cè)節(jié)點(diǎn)。列線30的感測(cè)電壓連接到感測(cè)電路130。
在一個(gè)實(shí)施例中，所選電阻存儲(chǔ)單元38的電阻在大約900KΩ到大約1.1MΩ的范圍內(nèi)。在使用目前技術(shù)所制備的各種實(shí)施例中，存儲(chǔ)單元電阻在低電阻狀態(tài)可在大約900KΩ到大約1MΩ的范圍內(nèi)，而在高電阻狀態(tài)可在大約950KΩ到大約1.1MΩ的范圍內(nèi)。在特定器件中，低范圍和高范圍不重疊?？梢岳斫猓娮鑶卧夹g(shù)的發(fā)展可以得出仍可有效應(yīng)用本發(fā)明的不同電阻值。
在MRAM中用來(lái)感測(cè)電壓也就是存儲(chǔ)單元邏輯狀態(tài)的基于噪聲成形的感測(cè)放大器導(dǎo)致了固有偏移。例如，在低電阻狀態(tài)，感測(cè)放大器的輸入電壓可為1.992mV，而在高電阻狀態(tài)，輸入電壓可為2.212mV，要感測(cè)的實(shí)際信號(hào)是這兩個(gè)電壓之間的差，即大約220μV。感測(cè)電路130從數(shù)據(jù)(輸入電壓)中減少或消除此偏移，即，為兩個(gè)輸入電壓所共用的近似2mV。
由于感測(cè)放大器的輸出是對(duì)計(jì)數(shù)器的一系列UP和DOWN，因此減少或消除此偏移就可減小用于對(duì)UP和DOWN的數(shù)量進(jìn)行計(jì)數(shù)的計(jì)數(shù)器的大小。一般來(lái)說(shuō)，計(jì)數(shù)器必須足夠大，以對(duì)采樣周期中所發(fā)生的最大值和最小值進(jìn)行計(jì)數(shù)。例如，UP計(jì)數(shù)對(duì)應(yīng)于在計(jì)數(shù)器中將值增加1(+1)，而DOWN計(jì)數(shù)對(duì)應(yīng)于在計(jì)數(shù)器中將值減少1(-1)。則序列111-11-1對(duì)應(yīng)于(4-2)/6即1/3的平均值。減小偏移具有減小采樣周期中發(fā)生的最大值的效果，在此例中由于起始串是3個(gè)1，因此最大值為3。
在采樣周期結(jié)束時(shí)，計(jì)數(shù)值指示Vcap超過(guò)Vref期間的采樣周期的比例，而這又是Vin的量度。但計(jì)數(shù)值不必等于所指示的比例；例如，可以減少偏移，以使零計(jì)數(shù)指示在高電阻時(shí)的比例，而較高的非零計(jì)數(shù)指示在低電阻時(shí)的比例。
通過(guò)調(diào)節(jié)感測(cè)放大器中所用的偏流就可實(shí)現(xiàn)對(duì)偏移的補(bǔ)償。可將電容器充電時(shí)提供的正偏流設(shè)置為低于放電時(shí)提供的負(fù)偏流。為使典型的感測(cè)放大器正常工作，正負(fù)偏流的平均值必須等于輸入電流。也就是，ginVin＝Iup和Idown的平均值。
圖5A是本發(fā)明的一個(gè)實(shí)施例，其中感測(cè)電路400的輸入410連接到電阻存儲(chǔ)器件的列線30。被感測(cè)電阻存儲(chǔ)單元38的一端連接到列線30。列線30還連接到由電阻39表示的寄生通路。感測(cè)電路4000 包括跨導(dǎo)放大器412。跨導(dǎo)放大器具有傳遞函數(shù)gin，以使在放大器輸出節(jié)點(diǎn)416輸出的電流414與在放大器輸入節(jié)點(diǎn)418所加的電壓Vin成比例，即Iin＝ginVin。放大器的輸出節(jié)點(diǎn)416連接到電容器422的第一極板420、時(shí)鐘控制比較器426的第一輸入424、電流源電路430的偏置節(jié)點(diǎn)428以及(可選地)模擬預(yù)置電路434的輸出432。應(yīng)注意到，模擬預(yù)置電路的功能可由適當(dāng)配置的跨導(dǎo)放大器412來(lái)實(shí)現(xiàn)，就不需要單獨(dú)的模擬預(yù)置電路了。
比較器426具有兩個(gè)輸出，其中輸出444示出帶有反相器，以指示它是輸出445的負(fù)(相反的邏輯狀態(tài))。或者，可將輸出445反相，以獲得輸出444。電流源430適于按照一對(duì)開(kāi)關(guān)464、466的狀態(tài)向第一電容器極板420提供電流或從其中提取電流，這對(duì)開(kāi)關(guān)是打開(kāi)還是閉合取決于由比較器426到每個(gè)開(kāi)關(guān)的反饋。兩個(gè)開(kāi)關(guān)不能同時(shí)閉合。時(shí)鐘控制比較器還包括第二輸入438，其適于由參考電壓源440維持在參考電壓Vref；以及時(shí)鐘輸入442，其適于接收時(shí)鐘信號(hào)CLKcmp。比較器426的輸出444、445連接到開(kāi)關(guān)464、466，這兩個(gè)開(kāi)關(guān)可以是晶體管，它們控制著電流源電路430的Iup(正)和Idown(負(fù))電流到第一電容器極板420的連接。開(kāi)關(guān)464連接到比較器426的輸出444，而開(kāi)關(guān)466連接到比較器426的輸出445。比較器的輸出444、445還分別連接到時(shí)鐘控制計(jì)數(shù)器448的UP/DOWN輸入446、447。時(shí)鐘控制計(jì)數(shù)器包括時(shí)鐘輸入450、預(yù)置輸入452以及包括多條數(shù)字輸出線456的數(shù)字計(jì)數(shù)輸出454。
在工作時(shí)，由模擬預(yù)置電路434在電容器422上建立預(yù)置電壓。通過(guò)加在數(shù)字預(yù)置輸入452上的信號(hào)轉(zhuǎn)變?cè)谟?jì)數(shù)器448的輸出454上建立數(shù)字預(yù)置值。
假定電容器422上的預(yù)置電壓小于加在比較器426的第二輸入438上的參考電壓Vref，則一旦比較器426的時(shí)鐘輸入442接收到時(shí)鐘信號(hào)轉(zhuǎn)變，比較器426的反相輸出444就在數(shù)字計(jì)數(shù)器448的輸入446上加上相應(yīng)的UP輸入。比較器的輸出444、445還分別加到電流源電路430的開(kāi)關(guān)464、466上。因此，當(dāng)Vcap＜Vref時(shí)，開(kāi)關(guān)464閉合，而開(kāi)關(guān)466打開(kāi)，并且電容器422的充電電流為Iin+Iup。于是，當(dāng)Vcap＞Vref時(shí)，輸出444和445分別打開(kāi)開(kāi)關(guān)464和閉合開(kāi)關(guān)466，以使電容器422的放電電流為Iin-Idown。
電容器422上的電壓升到高于由加在比較器426輸入438上的參考電壓Vref所定義的電壓閾值。隨后，電容器422上的電壓繼續(xù)上升，直到在比較器426的時(shí)鐘輸入442上檢測(cè)到時(shí)鐘轉(zhuǎn)變?yōu)橹?。一檢測(cè)到時(shí)鐘轉(zhuǎn)變，比較器426的輸出444和445的邏輯狀態(tài)就反轉(zhuǎn)(例如在輸出444反相后從“0”到“1”，而在輸出445從“1”到“0”)，并在數(shù)字計(jì)數(shù)器448的輸入446上加相應(yīng)的UP輸入。作為響應(yīng)，電流源電路430改變狀態(tài)，以從電容器422中提取電流。由于從電容器422中提取了電流，因此電容器上的電壓下降并然后低于參考電壓Vref電平。然后，當(dāng)比較器426的輸入442上的時(shí)鐘信號(hào)轉(zhuǎn)變時(shí)，比較器輸出再次反轉(zhuǎn)，但這次將DOWN信號(hào)提供到輸入447上。
計(jì)數(shù)器448循環(huán)計(jì)數(shù)，從其預(yù)置值開(kāi)始并回到預(yù)置值。因此，在交替充電和放電間隔期間計(jì)數(shù)器對(duì)UP和DOWN進(jìn)行計(jì)數(shù)，并且數(shù)字計(jì)數(shù)器的時(shí)間平均值或采樣周期結(jié)束時(shí)的值應(yīng)近似于如下兩個(gè)值中的一個(gè)用于低電阻的高值和用于高電阻的低值。
如上所述，根據(jù)開(kāi)關(guān)464、466處于打開(kāi)或閉合，來(lái)自放大器412的電流414與來(lái)自電流源電路430的電流460、462相加。在沒(méi)有電流源電路430提供的偏流時(shí)，放大器412的輸出電流414的感測(cè)易于使電容器422充電，以使電容器422的充電比其放電快。于是，當(dāng)電容器422上的電壓超過(guò)Vref時(shí)就比其小于Vref時(shí)會(huì)發(fā)生更多的比較器時(shí)鐘信號(hào)的上升轉(zhuǎn)變。在一些實(shí)例中，電容器422上的電壓會(huì)上升到這樣一點(diǎn)其中在一個(gè)時(shí)鐘間隔期間發(fā)生的放電不足以使電容器422的電壓低于參考電壓。結(jié)果，對(duì)于時(shí)鐘的多個(gè)連續(xù)上升轉(zhuǎn)變，電容器上的電壓高于參考電壓。
電流源電路430具有兩個(gè)電流源460、462，它們制造成提供某種電流。例如，電流源460、462可以是始終導(dǎo)通的開(kāi)關(guān)，提供固定的電流。也就是說(shuō)，電流源460、462可以實(shí)現(xiàn)為包括始終導(dǎo)通的一個(gè)或多個(gè)晶體管的電路，例如跟隨器?；蛘撸梢允褂媚軌蛲ㄟ^(guò)改變晶體管的柵極電壓來(lái)控制電流的電路。
使用Iup(正)電流幅度低于Idown(負(fù))電流幅度的電流源電路430降低了每個(gè)采樣周期輸入到計(jì)數(shù)器的UP和DOWN數(shù)的平均值，這樣計(jì)數(shù)器的大小(所需的位數(shù))就可減少。這就給計(jì)數(shù)器一個(gè)更好的總體范圍。
通過(guò)調(diào)節(jié)Iup(正)和Idown(負(fù))電流的幅度，感測(cè)放大器和計(jì)數(shù)器的中心點(diǎn)都可移動(dòng)。當(dāng)最佳調(diào)節(jié)時(shí)，計(jì)數(shù)器輸出將終止在接近于零。也就是說(shuō)，Iup+ginVin≈Idown導(dǎo)致計(jì)數(shù)器居中，以使對(duì)不同電阻值的升/降計(jì)數(shù)都有較小的最大值和最小值，所以計(jì)數(shù)器可做得更小。
圖5B示出了感測(cè)電路400中各種信號(hào)行為與時(shí)間的關(guān)系圖。在兩個(gè)圖中，時(shí)間都沿橫軸。在上圖中，實(shí)線表示沒(méi)加附加偏流時(shí)電容器上的信號(hào)。由Iup462通過(guò)開(kāi)關(guān)464所加的正電流(上圖中用點(diǎn)劃線指示)趨向于隨時(shí)間增加電容器上的電荷，以使電容器在單個(gè)時(shí)鐘周期內(nèi)不能放電到閾值以下，導(dǎo)致計(jì)數(shù)大于零。但可由Idown460通過(guò)開(kāi)關(guān)466施加比正電流更大量的負(fù)電流(用虛線和點(diǎn)劃線指示)。這導(dǎo)致計(jì)數(shù)器接近于零。計(jì)數(shù)器的輸出(如下圖所示)在t0以預(yù)置值例如零開(kāi)始，并交替改變，以使計(jì)數(shù)基本上是恒定的。對(duì)于每次增加計(jì)數(shù)(+1)或UP計(jì)數(shù)，都有對(duì)應(yīng)的減少(-1)或DOWN計(jì)數(shù)?？梢允褂幂^小的計(jì)數(shù)器，因?yàn)樽畲笥?jì)數(shù)為+1。
例如，使用等量的Iup和Idown，邏輯零(0)或高電阻的計(jì)數(shù)器輸出可能是156，而邏輯1(1)或低電阻的計(jì)數(shù)器輸出可能是180。使用不等量的Iup和Idown，邏輯零(0)的計(jì)數(shù)器輸出可能是0，而邏輯01(1)的計(jì)數(shù)器輸出可能是24。需要較小的計(jì)數(shù)器，在否則需要9位計(jì)數(shù)器的地方6位計(jì)數(shù)器就足夠了。
圖6示出了示范性數(shù)字處理系統(tǒng)500，它使用的存儲(chǔ)器件17采用了以上結(jié)合圖5A-5B所公開(kāi)的本發(fā)明的感測(cè)電路400。處理系統(tǒng)500包括一個(gè)或多個(gè)處理器501，該處理器501連接到局部總線504。存儲(chǔ)器控制器502和主總線橋503也連接到局部總線504。處理系統(tǒng)500可包括多個(gè)存儲(chǔ)器控制器502和/或多個(gè)主總線橋503。存儲(chǔ)器控制器502和主總線橋503可以集成為單一器件506。
存儲(chǔ)器控制器502還連接到一條或多條存儲(chǔ)器總線507。每條存儲(chǔ)器總線接納存儲(chǔ)器組件508，該組件至少包括一個(gè)有感測(cè)電路400的存儲(chǔ)器件17。每個(gè)存儲(chǔ)器組件508可以是一個(gè)存儲(chǔ)卡或存儲(chǔ)器模塊。存儲(chǔ)器模塊的實(shí)例包括單列直插式存儲(chǔ)器模塊(SIMM)和雙列直插式存儲(chǔ)器模塊(DIMM)。存儲(chǔ)器組件508可包括一個(gè)或多個(gè)附加器件509。例如，在SIMM或DIMM中，附加器件509可以是配置存儲(chǔ)器，例如串行狀態(tài)檢測(cè)(SPD)存儲(chǔ)器。存儲(chǔ)器控制器502還可連接到高速緩沖存儲(chǔ)器505。高速緩沖存儲(chǔ)器505可以是處理系統(tǒng)中唯一的高速緩沖存儲(chǔ)器?；蛘撸渌b置例如處理器501也可包括高速緩沖存儲(chǔ)器，可與高速緩沖存儲(chǔ)器505形成高速緩存分層結(jié)構(gòu)。如果處理系統(tǒng)500包括作為總線主控或支持直接存儲(chǔ)器存取(DMA)的外設(shè)或控制器，則存儲(chǔ)器控制器502可實(shí)現(xiàn)高速緩存一致性協(xié)議。如果存儲(chǔ)器控制器502連接到多個(gè)存儲(chǔ)器總線507，則各存儲(chǔ)器總線507可以并行工作，或?qū)⒉煌牡刂贩秶成涞讲煌拇鎯?chǔ)器總線507。
主總線橋503連接到至少一條外圍總線510。諸如外設(shè)或附加總線橋等各種裝置可連接到外圍總線510。這些裝置可包括存儲(chǔ)控制器511、各種I/O裝置514、輔助總線橋515、多媒體處理器518以及傳統(tǒng)裝置接口520。主總線橋503還可連接到一個(gè)或多個(gè)專(zhuān)用高速端口522。例如在個(gè)人電腦中，專(zhuān)用端口可以是加速圖形端口(AGP)，用于將高性能視頻卡連接到處理系統(tǒng)500上。
存儲(chǔ)控制器511通過(guò)存儲(chǔ)總線512將一個(gè)或多個(gè)存儲(chǔ)裝置513連接到外圍總線510。例如，存儲(chǔ)控制器511可以是SCSI控制器，而存儲(chǔ)裝置513可以是SCSI盤(pán)。I/O裝置514可以是任何種類(lèi)的外設(shè)。例如，I/O裝置514可以是局域網(wǎng)接口，例如以太網(wǎng)卡。輔助總線橋可用于通過(guò)另一總線將附加裝置對(duì)接到處理系統(tǒng)。例如，輔助總線橋可以是通用串行端口(USB)控制器，用于將USB裝置517連接到處理系統(tǒng)500。多媒體處理器518可以是聲卡、視頻捕獲卡或任何其它類(lèi)型的媒體接口，其還可連接到一個(gè)附加裝置例如揚(yáng)聲器519。傳統(tǒng)裝置接口520用于將傳統(tǒng)裝置(例如老式的鍵盤(pán)和鼠標(biāo))連接到處理系統(tǒng)500。
圖6所示的處理系統(tǒng)500僅是可以使用本發(fā)明的一個(gè)示范性處理系統(tǒng)。雖然圖6示出的處理體系結(jié)構(gòu)特別適用于通用計(jì)算機(jī)，例如個(gè)人計(jì)算機(jī)或工作站，但應(yīng)認(rèn)識(shí)到，可以進(jìn)行眾所周知的各種改動(dòng)，以將處理系統(tǒng)500配置成更適合于各種應(yīng)用。例如，需要處理的許多電子裝置可以用較簡(jiǎn)單的結(jié)構(gòu)實(shí)現(xiàn)，這有賴(lài)于連接到存儲(chǔ)器組件508和/或存儲(chǔ)器件100的CPU 501。這些電子裝置可包括但不限于音頻/視頻處理器和記錄器、游戲控制臺(tái)、數(shù)字電視機(jī)、有線或無(wú)線電話、導(dǎo)航裝置(包括基于全球定位系統(tǒng)(GPS)和/或慣性導(dǎo)航的系統(tǒng))以及數(shù)字?jǐn)z像機(jī)和/或記錄器。改動(dòng)例如可以包括去除不必要的組件、添加專(zhuān)用裝置或電路和/或集成多個(gè)裝置。
雖然以上對(duì)本發(fā)明的實(shí)施例作了說(shuō)明，但應(yīng)理解這些實(shí)施例都是本發(fā)明的范例，不應(yīng)被認(rèn)為是限制性的。雖然本發(fā)明是就MRAM進(jìn)行的說(shuō)明，但本發(fā)明并不限于此，而是可應(yīng)用于例如PCRAM以及以不同電平感測(cè)信號(hào)的其它電路中。在不背離本發(fā)明的精神或范圍的前提下，可以進(jìn)行添加、刪除、替代以及其它改動(dòng)。所以，本發(fā)明不應(yīng)認(rèn)為受上述說(shuō)明限制，而僅受所附權(quán)利要求書(shū)的范圍限制。
權(quán)利要求
1.一種測(cè)量輸入電流的方法，包括在包括交替充電和放電間隔的采樣周期期間在電容元件上接收所述輸入電流；在每個(gè)充電間隔期間，在所述電容元件上接收正偏流，直到所述電容元件上的電壓超過(guò)參考電壓為止；在每個(gè)放電間隔期間，在所述電容元件上接收負(fù)偏流，直到所述電容元件電壓小于所述參考電壓為止，所述負(fù)偏流的幅度超過(guò)所述正偏流的幅度；以及獲得指示所述電容元件的電壓超過(guò)所述參考電壓的所述采樣周期的比例的計(jì)數(shù)，所述計(jì)數(shù)是所述輸入電流的量度。
2.一種測(cè)量輸入電流的方法，包括在包括交替充電和放電間隔的采樣周期期間在電容元件上接收所述輸入電流，所述輸入電流具有低值和高值其中之一；在每個(gè)充電間隔期間，在所述電容元件上接收正偏流，直到所述電容元件上的電壓超過(guò)參考電壓為止，所述正偏流設(shè)置成對(duì)于所述輸入電流具有所述低值的采樣周期而言所述計(jì)數(shù)為零，而對(duì)于所述輸入電流具有所述高值的采樣周期而言所述計(jì)數(shù)大于零；在每個(gè)放電間隔期間，在電容元件上接收負(fù)偏流，直到所述電容元件電壓小于所述參考電壓為止，所述負(fù)偏流的幅度超過(guò)所述正偏流的幅度，所述正負(fù)偏流的幅度平均值近似等于所述低值或所述高值；以及獲得指示所述電容元件的電壓超過(guò)所述參考電壓的所述采樣周期的比例的計(jì)數(shù)，所述計(jì)數(shù)是所述輸入電流的量度。
3.一種感測(cè)存儲(chǔ)單元邏輯狀態(tài)的方法，包括將計(jì)數(shù)器的計(jì)數(shù)值預(yù)置為預(yù)置計(jì)數(shù)值；在第一多個(gè)時(shí)間間隔期間用充電電流對(duì)電容器充電，當(dāng)所述電容器的周期測(cè)試指示其上的第一電壓超過(guò)閾值電壓時(shí)，所述第一多個(gè)時(shí)間間隔的每個(gè)時(shí)間間隔終止，所述充電電流包括指示所述存儲(chǔ)單元邏輯狀態(tài)的輸入電流和正偏流；在第二多個(gè)時(shí)間間隔期間用放電電流對(duì)所述電容器放電，當(dāng)所述電容器的周期測(cè)試指示其上的第二電壓低于所述閾值電壓時(shí)，所述第二多個(gè)時(shí)間間隔的每個(gè)時(shí)間間隔終止，所述放電電流包括所述輸入電流和幅度大于所述正偏流的負(fù)偏流；以及在所述第一多個(gè)時(shí)間間隔期間周期性遞增所述計(jì)數(shù)器，而在所述第二多個(gè)時(shí)間間隔期間周期性遞減所述計(jì)數(shù)器，以獲得凈計(jì)數(shù)值，所述凈計(jì)數(shù)值指示所述存儲(chǔ)單元的邏輯狀態(tài)。
4.如權(quán)利要求3所述的感測(cè)存儲(chǔ)單元狀態(tài)的方法，其中所述周期性遞增所述計(jì)數(shù)器包括在所述第一多個(gè)時(shí)間間隔的每個(gè)時(shí)間間隔期間遞增一次所述計(jì)數(shù)器。
5.如權(quán)利要求3所述的感測(cè)存儲(chǔ)單元狀態(tài)的方法，其中所述周期性遞減所述計(jì)數(shù)器包括在所述第二多個(gè)時(shí)間間隔的每個(gè)時(shí)間間隔期間遞減一次所述計(jì)數(shù)器。
6.如權(quán)利要求3所述的感測(cè)存儲(chǔ)單元狀態(tài)的方法，其中所述存儲(chǔ)單元包括MRAM存儲(chǔ)單元。
7.一種感測(cè)MRAM存儲(chǔ)單元電阻狀態(tài)的感測(cè)電路，包括跨導(dǎo)放大器，其輸入連接到所述MRAM存儲(chǔ)單元電阻元件的一端，而輸出連接到節(jié)點(diǎn)；電容器，其第一極板連接到所述節(jié)點(diǎn)，而第二極板連接到恒定電位源；比較電路，其具有連接到所述節(jié)點(diǎn)的第一輸入、連接到第一時(shí)鐘信號(hào)的第二輸入、連接到電壓參考源的第三輸入、第一輸出和第二輸出，所述第二輸出處于和所述第一輸出相反的邏輯狀態(tài)；電流源，其輸出連接到所述節(jié)點(diǎn)，所述電流源適于通過(guò)所述電流源的所述輸出交替地向所述節(jié)點(diǎn)提供電流或從中吸收電流，所述電流源還包括第一開(kāi)關(guān)和第二開(kāi)關(guān)，其中所述第一開(kāi)關(guān)連接到所述比較器的所述第一輸出，而所述第二開(kāi)關(guān)連接到所述比較器的所述第二輸出，所述第一開(kāi)關(guān)響應(yīng)于所述比較器的所述第一輸出打開(kāi)或閉合，而所述第二開(kāi)關(guān)響應(yīng)于所述比較器的所述第二輸出打開(kāi)或閉合，并且其中所述第一開(kāi)關(guān)和所述第二開(kāi)關(guān)的所述打開(kāi)和閉合控制著在特定時(shí)間所述電流源是提供電流還是吸收電流；以及計(jì)數(shù)器電路，其第一輸入連接到所述節(jié)點(diǎn)，第二輸入連接到第二時(shí)鐘信號(hào)，而輸出適于輸出數(shù)字計(jì)數(shù)值。
8.如權(quán)利要求7所述的感測(cè)MRAM存儲(chǔ)單元電阻狀態(tài)的感測(cè)電路，其中所述計(jì)數(shù)器電路還包括連接到預(yù)置信號(hào)源的第三輸入。
9.如權(quán)利要求7所述的感測(cè)MRAM存儲(chǔ)單元電阻狀態(tài)的感測(cè)電路，還包括模擬預(yù)置電路，所述模擬預(yù)置電路的輸出連接到所述第一節(jié)點(diǎn)，用以在所述電容器上建立預(yù)置電壓。
10.如權(quán)利要求7所述的感測(cè)MRAM存儲(chǔ)單元電阻狀態(tài)的感測(cè)電路，其中所述電流源操作為以比提供電流大的幅度吸收電流。
11.如權(quán)利要求7所述的感測(cè)MRAM存儲(chǔ)單元電阻狀態(tài)的感測(cè)電路，其中所述跨導(dǎo)放大器適于在所述跨導(dǎo)放大器的所述輸出產(chǎn)生輸出電流，所述輸出電流與在所述跨導(dǎo)放大器的所述輸入上施加的輸入電壓在函數(shù)上相關(guān)。
12.如權(quán)利要求10所述的感測(cè)MRAM存儲(chǔ)單元電阻狀態(tài)的感測(cè)電路，其中所述電流源的所述吸收近似等于所述電流源的所述提供加上所述跨導(dǎo)放大器的所述輸出。
13.一種感測(cè)MRAM存儲(chǔ)單元電阻狀態(tài)的感測(cè)電路，包括跨導(dǎo)放大器，其輸入連接到所述MRAM存儲(chǔ)單元電阻元件的一端，而輸出連接到節(jié)點(diǎn)；電容器，其第一極板連接到所述節(jié)點(diǎn)，而第二極板連接到恒定電位源；比較電路，其具有連接到所述節(jié)點(diǎn)的第一輸入、連接到第一時(shí)鐘信號(hào)的第二輸入、連接到電壓參考源的第三輸入、第一輸出和第二輸出，所述第二輸出處于和所述第一輸出相反的邏輯狀態(tài)；電流源，其輸出連接到所述節(jié)點(diǎn)，所述電流源適于通過(guò)所述電流源的所述輸出交替地向所述電容器提供電流或從中提取電流，所述電流源還包括第一開(kāi)關(guān)和第二開(kāi)關(guān)，其中所述第一開(kāi)關(guān)連接到所述比較器的所述第一輸出，而所述第二開(kāi)關(guān)連接到所述比較器的所述第二輸出，所述第一開(kāi)關(guān)響應(yīng)于所述比較器的所述第一輸出打開(kāi)或閉合，而所述第二開(kāi)關(guān)響應(yīng)于所述比較器的所述第二輸出打開(kāi)或閉合，并且其中所述第一開(kāi)關(guān)和所述第二開(kāi)關(guān)的所述打開(kāi)和閉合控制著在特定時(shí)間所述電流源是提供電流還是提取電流，其中電流的所述提供近似等于電流的所述提取加上所述跨導(dǎo)放大器的所述輸出；以及計(jì)數(shù)器電路，其第一輸入連接到所述節(jié)點(diǎn)，第二輸入連接到第二時(shí)鐘信號(hào)，而輸出適于輸出數(shù)字計(jì)數(shù)值。
14.如權(quán)利要求13所述的感測(cè)MRAM存儲(chǔ)單元電阻狀態(tài)的感測(cè)電路，其中所述電流源操作為以比提取電流小的幅度提供電流。
15.一種感測(cè)MRAM存儲(chǔ)單元電阻狀態(tài)的感測(cè)電路，包括跨導(dǎo)放大器，其輸入連接到所述MRAM存儲(chǔ)單元電阻元件的一端，而輸出連接到節(jié)點(diǎn)，所述輸出提供感測(cè)電流；電容器，其第一極板連接到所述節(jié)點(diǎn)，而第二極板連接到恒定電位源；比較電路，其具有連接到所述節(jié)點(diǎn)的第一輸入、連接到第一時(shí)鐘信號(hào)的第二輸入、連接到電壓參考源的第三輸入、第一輸出和第二輸出，所述第二輸出處于和所述第一輸出相反的邏輯狀態(tài)；電流源，其輸出連接到所述節(jié)點(diǎn)，所述電流源適于通過(guò)所述電流源的所述輸出交替地向所述節(jié)點(diǎn)提供正電流或負(fù)電流，所述電流源還包括第一開(kāi)關(guān)和第二開(kāi)關(guān)，其中所述第一開(kāi)關(guān)連接到所述比較器的所述第一輸出，而所述第二開(kāi)關(guān)連接到所述比較器的所述第二輸出，所述第一開(kāi)關(guān)響應(yīng)于所述比較器的所述第一輸出打開(kāi)或閉合，而所述第二開(kāi)關(guān)響應(yīng)于所述比較器的所述第二輸出打開(kāi)或閉合，并且其中所述第一開(kāi)關(guān)和所述第二開(kāi)關(guān)的所述打開(kāi)和閉合控制著在特定時(shí)間所述感測(cè)電流是與所述正電流結(jié)合還是與所述負(fù)電流結(jié)合；以及計(jì)數(shù)器電路，其第一輸入連接到所述節(jié)點(diǎn)，第二輸入連接到第二時(shí)鐘信號(hào)，而輸出適于輸出數(shù)字計(jì)數(shù)值。
16.如權(quán)利要求15所述的感測(cè)MRAM存儲(chǔ)單元電阻狀態(tài)的感測(cè)電路，其中所述電流源操作為以比提供電流大的幅度吸收電流。
17.如權(quán)利要求15所述的感測(cè)MRAM存儲(chǔ)單元電阻狀態(tài)的感測(cè)電路，其中所述正電流連接到電源電壓。
18.如權(quán)利要求15所述的感測(cè)MRAM存儲(chǔ)單元電阻狀態(tài)的感測(cè)電路，其中所述負(fù)電流連接到第二恒定電位源。
19.一種感測(cè)電路，包括輸入信號(hào)電路，其提供輸入電流；電容元件，其在包括交替充電和放電間隔的采樣周期期間接收所述輸入電流；比較電路，其提供指示所述電容元件上的電壓是否超過(guò)參考電壓的周期性比較信號(hào)；偏流電路，其通過(guò)如下方式對(duì)所述周期性比較信號(hào)作出響應(yīng)在每個(gè)充電間隔期間提供正偏流，直到所述比較信號(hào)指示所述電容元件的電壓超過(guò)所述參考電壓為止，并在每個(gè)放電間隔期間提供負(fù)偏流，直到所述比較信號(hào)指示所述電容元件的電壓小于所述參考電壓為止，所述負(fù)偏流的幅度超過(guò)所述正偏流的幅度；以及計(jì)數(shù)電路，其通過(guò)提供指示所述電容元件的電壓超過(guò)所述參考電壓的所述采樣周期的比例的計(jì)數(shù)來(lái)對(duì)所述周期性比較信號(hào)作出響應(yīng)，所述計(jì)數(shù)是所述輸入電流的量度。
20.如權(quán)利要求19所述的感測(cè)電路，其中所述輸入電流指示連接到感測(cè)線的電阻存儲(chǔ)元件的電阻。
21.一種集成電路，包括襯底；在所述襯底的表面上形成的電路，包括電阻存儲(chǔ)元件陣列；在所述陣列上延伸的感測(cè)線，其連接到所述陣列中的一組電阻存儲(chǔ)元件；以及感測(cè)電路，包括輸入信號(hào)電路，其提供輸入電流，所述輸入電流指示連接到所述感測(cè)線的一個(gè)所述電阻存儲(chǔ)元件的電阻；電容元件，其在包括交替充電和放電間隔的采樣周期期間接收所述輸入電流；比較電路，其提供指示所述電容元件上的電壓是否超過(guò)參考電壓的周期性比較信號(hào)；偏流電路，其通過(guò)如下方式對(duì)所述周期性比較信號(hào)作出響應(yīng)在每個(gè)充電間隔期間提供正偏流，直到所述比較信號(hào)指示所述電容元件的電壓超過(guò)所述參考電壓為止，并在每個(gè)放電間隔期間提供負(fù)偏流，直到所述比較信號(hào)指示所述電容元件的電壓小于所述參考電壓為止，所述負(fù)偏流的幅度超過(guò)所述正偏流的幅度；以及計(jì)數(shù)電路，其通過(guò)提供指示所述電容元件的電壓超過(guò)所述參考電壓的所述采樣周期的比例的計(jì)數(shù)來(lái)對(duì)所述周期性比較信號(hào)作出響應(yīng)，所述計(jì)數(shù)是所述輸入電流的量度。
22.一種數(shù)字處理系統(tǒng)，包括處理器；以及電阻存儲(chǔ)器，其通過(guò)總線連接到所述處理器，所述電阻存儲(chǔ)器件包括感測(cè)電路，所述感測(cè)電路用于感測(cè)MRAM存儲(chǔ)單元的電阻狀態(tài)，所述感測(cè)電路包括跨導(dǎo)放大器，其輸入連接到所述MRAM存儲(chǔ)單元電阻元件的一端，而輸出連接到節(jié)點(diǎn)；電容器，其第一極板連接到所述節(jié)點(diǎn)，而第二極板連接到恒定電位源；比較電路，其具有連接到所述節(jié)點(diǎn)的第一輸入、連接到第一時(shí)鐘信號(hào)的第二輸入、連接到電壓參考源的第三輸入、第一輸出和第二輸出，所述第二輸出處于和所述第一輸出相反的邏輯狀態(tài)；電流源，其輸出連接到所述節(jié)點(diǎn)，所述電流源適于通過(guò)所述電流源的所述輸出交替地向所述節(jié)點(diǎn)提供電流或吸收電流，所述電流源還包括第一開(kāi)關(guān)和第二開(kāi)關(guān)，其中所述第一開(kāi)關(guān)連接到所述比較器的所述第一輸出，而所述第二開(kāi)關(guān)連接到所述比較器的所述第二輸出，所述第一開(kāi)關(guān)響應(yīng)于所述比較器的所述第一輸出打開(kāi)或閉合，而所述第二開(kāi)關(guān)響應(yīng)于所述比較器的所述第二輸出打開(kāi)或閉合，并且其中所述第一開(kāi)關(guān)和所述第二開(kāi)關(guān)的所述打開(kāi)和閉合控制著在特定時(shí)間所述電流源是提供電流還是吸收電流；以及計(jì)數(shù)器電路，其第一輸入連接到所述節(jié)點(diǎn)，第二輸入連接到第二時(shí)鐘信號(hào)，而輸出適于輸出數(shù)字計(jì)數(shù)值。
23.如權(quán)利要求22所述的數(shù)字處理系統(tǒng)，其中所述計(jì)數(shù)器電路還包括連接到預(yù)置信號(hào)源的第三輸入。
24.如權(quán)利要求22所述的數(shù)字處理系統(tǒng)，還包括模擬預(yù)置電路，所述模擬預(yù)置電路其輸出連接到所述第一節(jié)點(diǎn)，用以在所述電容器上建立預(yù)置電壓。
25.如權(quán)利要求22所述的數(shù)字處理系統(tǒng)，其中所述電流源操作為以比提供電流大的幅度吸收電流。
26.如權(quán)利要求22所述的數(shù)字處理系統(tǒng)，其中所述跨導(dǎo)放大器適于在所述跨導(dǎo)放大器的所述輸出上產(chǎn)生輸出電流，所述輸出電流與在所述跨導(dǎo)放大器的所述輸入上施加的輸入電壓在函數(shù)上相關(guān)。
27.如權(quán)利要求22所述的數(shù)字處理系統(tǒng)，其中所述電流源的所述吸收近似等于所述電流源的所述提供加上所述跨導(dǎo)放大器的所述輸出。
28.一種數(shù)字處理系統(tǒng)，包括處理器；以及電阻存儲(chǔ)器，其通過(guò)總線連接到所述處理器，所述電阻存儲(chǔ)器件包括感測(cè)電路，所述感測(cè)電路用于感測(cè)MRAM存儲(chǔ)單元的電阻狀態(tài)，所述感測(cè)電路包括跨導(dǎo)放大器，其輸入連接到所述MRAM存儲(chǔ)單元電阻元件的一端，而輸出連接到節(jié)點(diǎn)；電容器，其第一極板連接到所述節(jié)點(diǎn)，而第二極板連接到恒定電位源；比較電路，其具有連接到所述節(jié)點(diǎn)的第一輸入、連接到第一時(shí)鐘信號(hào)的第二輸入、連接到電壓參考源的第三輸入、第一輸出和第二輸出，所述第二輸出處于和所述第一輸出相反的邏輯狀態(tài)；電流源，其輸出連接到所述節(jié)點(diǎn)，所述電流源適于通過(guò)所述電流源的所述輸出交替地向所述電容器提供電流或從中提取電流，所述電流源還包括第一開(kāi)關(guān)和第二開(kāi)關(guān)，其中所述第一開(kāi)關(guān)連接到所述比較器的所述第一輸出，而所述第二開(kāi)關(guān)連接到所述比較器的所述第二輸出，所述第一開(kāi)關(guān)響應(yīng)于所述比較器的所述第一輸出打開(kāi)或閉合，而所述第二開(kāi)關(guān)響應(yīng)于所述比較器的所述第二輸出打開(kāi)或閉合，并且其中所述第一開(kāi)關(guān)和所述第二開(kāi)關(guān)的所述打開(kāi)和閉合控制著在特定時(shí)間所述電流源是提供電流還是提取電流；以及計(jì)數(shù)器電路，其第一輸入連接到所述節(jié)點(diǎn)，第二輸入連接到第二時(shí)鐘信號(hào)，而輸出適于輸出數(shù)字計(jì)數(shù)值。
29.如權(quán)利要求28所述的數(shù)字計(jì)算機(jī)系統(tǒng)，其中所述電流源操作為以比提取電流小的幅度提供電流。
30.一種數(shù)字計(jì)算機(jī)系統(tǒng)，包括處理器；以及電阻存儲(chǔ)器，其通過(guò)總線連接到所述處理器，所述電阻存儲(chǔ)器件包括感測(cè)電路，所述感測(cè)電路用于感測(cè)MRAM存儲(chǔ)單元的電阻狀態(tài)，所述感測(cè)電路包括跨導(dǎo)放大器，其輸入連接到所述MRAM存儲(chǔ)單元電阻元件的一端，而輸出連接到節(jié)點(diǎn)，所述輸出提供感測(cè)電流；電容器，其第一極板連接到所述節(jié)點(diǎn)，而第二極板連接到恒定電位源；比較電路，其具有連接到所述節(jié)點(diǎn)的第一輸入、連接到第一時(shí)鐘信號(hào)的第二輸入、連接到電壓參考源的第三輸入、第一輸出和第二輸出，所述第二輸出處于和所述第一輸出相反的邏輯狀態(tài)；電流源，其輸出連接到所述節(jié)點(diǎn)，所述電流源適于通過(guò)所述電流源的所述輸出交替地向所述節(jié)點(diǎn)提供正電流或負(fù)電流，所述電流源還包括第一開(kāi)關(guān)和第二開(kāi)關(guān)，其中所述第一開(kāi)關(guān)連接到所述比較器的所述第一輸出，而所述第二開(kāi)關(guān)連接到所述比較器的所述第二輸出，所述第一開(kāi)關(guān)響應(yīng)于所述比較器的所述第一輸出打開(kāi)或閉合，而所述第二開(kāi)關(guān)響應(yīng)于所述比較器的所述第二輸出打開(kāi)或閉合，并且其中所述第一開(kāi)關(guān)和所述第二開(kāi)關(guān)的所述打開(kāi)和閉合控制著在特定時(shí)間所述感測(cè)電流是與所述正電流結(jié)合還是與所述負(fù)電流結(jié)合；以及計(jì)數(shù)器電路，其第一輸入連接到所述節(jié)點(diǎn)，第二輸入連接到第二時(shí)鐘信號(hào)，而輸出適于輸出數(shù)字計(jì)數(shù)值。
31.如權(quán)利要求30所述的數(shù)字計(jì)算機(jī)系統(tǒng)，其中所述電流源操作為以比提供電流大的幅度吸收電流。
32.如權(quán)利要求30所述的數(shù)字計(jì)算機(jī)系統(tǒng)，其中所述正電流連接到電源電壓。
33.如權(quán)利要求30所述的數(shù)字計(jì)算機(jī)系統(tǒng)，其中所述負(fù)電流連接到第二恒定電位源。
34.一種數(shù)字處理系統(tǒng)，包括處理器；以及電阻存儲(chǔ)器，其通過(guò)總線連接到所述處理器，所述電阻存儲(chǔ)器件包括感測(cè)電路，所述感測(cè)電路用于感測(cè)MRAM存儲(chǔ)單元的電阻狀態(tài)，所述感測(cè)電路包括輸入信號(hào)電路，其提供輸入電流；電容元件，其在包括交替充電和放電間隔的采樣周期期間接收所述輸入電流；比較電路，其提供指示所述電容元件上的電壓是否超過(guò)參考電壓的周期性比較信號(hào)；偏流電路，其通過(guò)如下方式對(duì)所述周期性比較信號(hào)作出響應(yīng)在每個(gè)充電間隔期間提供正偏流，直到所述比較信號(hào)指示所述電容元件的電壓超過(guò)所述參考電壓為止，并在每個(gè)放電間隔期間提供負(fù)偏流，直到所述比較信號(hào)指示所述電容元件的電壓小于所述參考電壓為止，所述負(fù)偏流的幅度超過(guò)所述正偏流的幅度；以及計(jì)數(shù)電路，其通過(guò)提供指示所述電容元件的電壓超過(guò)所述參考電壓的所述采樣周期的比例的計(jì)數(shù)對(duì)所述周期性比較信號(hào)作出響應(yīng)，所述計(jì)數(shù)是所述輸入電流的量度。
全文摘要
裝置和方法感測(cè)或測(cè)量輸入電流，例如指示存儲(chǔ)單元邏輯狀態(tài)的電流。感測(cè)電路包括放大器、電容器、電流源電路、時(shí)鐘控制比較器和時(shí)鐘計(jì)數(shù)器。電流源電路操作為對(duì)比較器的輸出作出響應(yīng)，以在各充電和放電間隔期間向電容器提供電流或從中提取電流。時(shí)鐘控制計(jì)數(shù)器中的計(jì)數(shù)由電容器電壓和參考電壓的周期性比較而產(chǎn)生，因此與存儲(chǔ)單元的邏輯狀態(tài)有關(guān)。充電期間提供電流的幅度小于放電期間提取的幅度，這允許使用較小的計(jì)數(shù)器。
文檔編號(hào)G11C11/15GK1833293SQ200480022347
公開(kāi)日2006年9月13日 申請(qǐng)日期2004年6月9日 優(yōu)先權(quán)日2003年6月10日
發(fā)明者J·R·貝克 申請(qǐng)人:微米技術(shù)有限公司