專利名稱：多埠暫存器檔案的平衡位元胞設(shè)計的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種處理器與在處理器內(nèi)暫時儲存資料的暫存器檔案，且特別是有關(guān)于一種用于多埠暫存器檔案的位元胞的改良式電路設(shè)計。
背景技術(shù)：
處理器一般會包含某些類型的儲存系統(tǒng)，用來在處理器運(yùn)作期間暫時儲存資料之用。其中一種內(nèi)建在處理器中的暫時儲存元件被稱為“暫存器檔案”(register file)。暫存器檔案一般包含針對該特定處理器的特殊設(shè)計。舉例而言，根據(jù)處理器的設(shè)計，暫存器檔案可包含多個埠(ports)，以允許用并行方式存取儲存在暫存器檔案中的資料，藉此可同時執(zhí)行多數(shù)個讀取和/或?qū)懭雱幼?。目前常見的多埠暫存器檔案(multi-port registerfiles)一般具有兩或四個埠。然而，可預(yù)期還會有其他不同埠數(shù)的暫存器檔案問世。
多埠暫存器檔案的其中某些埠是用來當(dāng)成讀取埠(read ports)，而其他埠則當(dāng)成寫入埠(write ports)使用。舉例而言，一個6埠暫存器檔案可包含兩個寫入埠及四個讀取埠。其中，每個埠都會包含多數(shù)個“位元線”(bitlines)，且該些位元線是導(dǎo)向?qū)?yīng)于多數(shù)個輸入正反器(inputflip-flops)或輸出正反器(output flip-flops)。從暫存器檔案的外部來看，輸入正反器計算經(jīng)由寫入位元線(write bitlines)輸入暫存器檔案的資料。從暫存器檔案所輸出的資料會沿著讀取位元線(read bitlines)傳送，而且輸出正反器會計算從讀取位元線傳送至處理器其他元件的資料。
每個埠的位元線個數(shù)及對應(yīng)的輸入及輸出正反器的個數(shù)，都會與暫存器檔案可處理的資料值尺寸的位元數(shù)相等。在一個具有八位元的資料值的范例中，多埠暫存器檔案的每個埠都會具有導(dǎo)向八個對應(yīng)正反器的八條位元線。為提升資料存取速度，一個八位元資料值的所有八個位元，都可以沿著一特定埠的平行位元線，在正反器與暫存器檔案內(nèi)部的八個對應(yīng)“位元胞”(bitcells)之間并行傳送。來自輸入正反器的資料值可被寫入暫存器檔案的位元胞，而且在位元胞中的資料值，可被讀出至輸出暫存器。在寫入動作期間，該些資料格式會沿著特定輸入埠的八條對應(yīng)寫入位元線，從輸入正反器傳送至位元胞。在讀取動作期間，該些資料格式會沿著特定輸出埠的八條對應(yīng)讀取位元線，從位元胞傳送至輸出正反器。
圖1是繪示一個用于6埠暫存器檔案的習(xí)知位元胞10的示意圖。位元胞10包括兩個寫入位元線WBL0、WBL1與四個讀取位元線RBL0、RBL1、RBL2、RBL3。此外，位元胞10中包含驅(qū)動器(driver)12，用來驅(qū)動所有的四個讀取位元線。位元胞10更加包括反向器(inverter)14，在此又稱為看守器(keeper)，其是與驅(qū)動器12并聯(lián)，用來以與驅(qū)動器12傳送訊號相反的方向傳送訊號。寫入位元線WBL0、WBL1包含驅(qū)動器16及18。其中，寫入位元線及讀取位元線的每一位元線都包括一個傳輸閘(transmission gate)20，也就是一個場效晶體管(field effect transistor、FET)，用來控制沿著對應(yīng)位元線傳送的資料。每一傳輸閘20都會在其閘極端點(diǎn)(gateterminal)接收一控制訊號，用來開啟或關(guān)閉傳輸閘20。舉例而言，在讀取位元線RBL0、RBL1、RBL2、RBL3上，四個對應(yīng)的FET會分別接收讀取字元線控制訊號RDWL0、RDWL1、RDWL2、RDWL3。此外，在寫入位元線WBL0、WBL1上的FET 19會在其個別閘極上，接收寫入字元線控制訊號WRWL0、WRWL1。
習(xí)知的位元胞10是架構(gòu)成使驅(qū)動器12可自行驅(qū)動所有的四個讀取位元線，因此具有不少缺點(diǎn)。為維持較快的處理速度及可驅(qū)動讀取位元線，驅(qū)動器12的體積必須相當(dāng)龐大。因為驅(qū)動器12的體積龐大，所以習(xí)知的位元胞10很可能會發(fā)生串音耦合干擾(crosstalk coupling)，造成強(qiáng)驅(qū)動訊號會以不正確方式，與看守器的分枝耦合。串音耦合干擾也會發(fā)生在鄰近的位元線RBL0、RBL1、RBL2、RBL3之間。此外，因驅(qū)動器12的體積龐大，為驅(qū)動較大的驅(qū)動器12，在寫入位元線的上的驅(qū)動器16及18的體積也必須相對增加。
習(xí)知位元胞10的另一缺點(diǎn)為驅(qū)動器12所驅(qū)動的負(fù)載會根據(jù)傳輸閘20的狀態(tài)而改變。如果開啟FET閘20的讀取字元線控制訊號RDWL0、RDWL1、RDWL2、RDWL3的個數(shù)相當(dāng)高，則驅(qū)動器12會有相當(dāng)大的負(fù)載。舉例而言，當(dāng)閘為關(guān)閉時，驅(qū)動器12只會看到FET 20的一邊，而當(dāng)閘為開啟時，驅(qū)動器12則會看到其兩邊。因此，負(fù)載會根據(jù)開啟的閘個數(shù)而變。因此，暫存器檔案的存取時間并不固定，造成更難符合嚴(yán)厲的時序規(guī)格條件。此外，如果無法符合時序規(guī)格，則為因應(yīng)可變負(fù)載條件可能需要加入一個額外的補(bǔ)償電路，以產(chǎn)生固定的存取時間。加入額外的補(bǔ)償電路不僅會增加工作量，而且也會造成輸出延遲。以下說明的本發(fā)明提出的改良式位元胞設(shè)計將有效改善上述習(xí)知技藝的缺點(diǎn)。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種用來暫時儲存即將處理的資料的處理器或微處理器的儲存單元。舉例而言，在此所說明的處理器包括一或多個處理單元，其中每一處理單元是架構(gòu)成在處理器內(nèi)處理資料。該處理器更加包括一個與該些處理單元連接的暫時儲存單元。暫時儲存單元包括多數(shù)個輸入正反器，用來從該些處理單元接收資料；一個多埠暫存器檔案，其是具有一或多個寫入埠及至少兩個讀取埠；以及多數(shù)個輸出正反器，用來將資料傳送至該些處理單元。其中，多埠暫存器檔案的每一該些寫入埠都包括與該些輸入正反器相連的多數(shù)個寫入位元線對。多埠暫存器檔案的每一該些讀取埠都包括與該些輸出正反器相連的多數(shù)個讀取位元線。此外，多埠暫存器檔案更加包括一個位元胞陣列(array of bitcells)，其中每一位元胞都具有一平衡架構(gòu)，且在該平衡架構(gòu)中，相同個數(shù)的讀取位元線會與訊號驅(qū)動電路的每一邊相連。每一該些寫入位元線對都包括與訊號驅(qū)動電路的第一邊相連的第一寫入位元線，以及與訊號驅(qū)動電路的第二邊相連的第二寫入位元線。最后，訊號驅(qū)動電路包括逆向驅(qū)動器(oppositely-directed drivers)的多數(shù)個平行分枝。
本發(fā)明更加提供一種可允許同時存取資料的多埠暫存器檔案。在此所述的多埠暫存器檔案的一范例包括一或多個寫入埠，其中每一該些寫入埠都具有用來接收資料的多數(shù)個寫入位元線對。多埠暫存器檔案更加包括兩或多個寫入埠，其中每一該些寫入埠都包括用來傳送資料的多數(shù)個讀取位元線。此外，該多埠暫存器檔案更加包括一個位元胞陣列，其中每一位元胞都包括具有一第一節(jié)點(diǎn)及一第二節(jié)點(diǎn)的一個訊號驅(qū)動電路。該第一節(jié)點(diǎn)是與第一組讀取位元線相連，而第二節(jié)點(diǎn)是與第二組讀取位元線相連。訊號驅(qū)動電路可在第一及第二節(jié)點(diǎn)上，驅(qū)動完全相同的負(fù)載。
以下說明多埠暫存器檔案的特定位元胞，其中每一位元胞都儲存一資料位元(data bit)。位元胞的一范例包括具有一第一負(fù)載的第一組讀取位元線，以及具有一第二負(fù)載的第二組讀取位元線。其中，第二負(fù)載是架構(gòu)成與第一負(fù)載完全相同。該位元胞更加包括具有一第一節(jié)點(diǎn)及一第二節(jié)點(diǎn)的一個訊號驅(qū)動電路，其中第一節(jié)點(diǎn)是與第一組讀取位元線相連，而第二節(jié)點(diǎn)是與第二組讀取位元線相連。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實施例，并配合所附圖式，作詳細(xì)說明如下。


圖1是繪示一個用于6埠暫存器檔案的一個習(xí)知位元胞10的示意圖。
圖2是繪示根據(jù)本發(fā)明較佳實施例的一個改良式暫存器檔案位元胞設(shè)計的處理系統(tǒng)的示意圖。
圖3是繪示一個如圖2所示的儲存單元實施例的示意圖。
圖4是繪示根據(jù)本發(fā)明一較佳實施例，具有一位元胞陣列的暫存器檔案的示意圖。
圖5是繪示根據(jù)本發(fā)明一較佳實施例，連接在6埠暫存器檔案中的一個位元胞行的電路架構(gòu)的示意圖。
圖6是繪示根據(jù)本發(fā)明一實施例的一個輸入暫存器與其對應(yīng)預(yù)充電電路的示意圖。
圖7是繪示根據(jù)本發(fā)明一實施例，在位元胞第一面上的一個輸出暫存器與其對應(yīng)預(yù)充電電路的示意圖。
圖8是繪示根據(jù)本發(fā)明一實施例，在位元胞第二面上的另一個輸出暫存器與其對應(yīng)預(yù)充電電路的示意圖。
圖9是繪示根據(jù)本發(fā)明一實施例，用于6埠暫存器檔案的一個改良式位元胞的示意圖。
10位元胞12、16、18驅(qū)動器14反向器20傳輸閘22處理系統(tǒng)24處理器26記憶體28輸入/輸出裝置30內(nèi)部匯流排32儲存單元34暫存器檔案36寫入埠38讀取埠40寫入位元線對42讀取位元線42-1、42-2讀取位元線44第一群輸入暫存器46輸入暫存器46-1第一輸入暫存器46-2第二輸入暫存器48暫存器50輸出暫存器50-1、50-2輸出暫存器52位元胞54預(yù)充電電路56、62緩沖器58看守器
60FET64反向器66訊號驅(qū)動電路68第一驅(qū)動器70第二驅(qū)動器72第一節(jié)點(diǎn)74第二節(jié)點(diǎn)76、78、80、82、84、86傳輸閘88驅(qū)動器具體實施方式
本發(fā)明提供一種可消除習(xí)知技藝缺點(diǎn)的改良式位元胞設(shè)計。如上所述，可將位元胞設(shè)計成使一對平行驅(qū)動器分擔(dān)驅(qū)動多數(shù)個位元線的負(fù)載。一般而言，習(xí)知技藝中的單一大驅(qū)動器12，可由兩個較小的驅(qū)動器取代。此外，位元胞是以平衡對稱的方式架構(gòu)，使在平行驅(qū)動器的兩邊上的位元線負(fù)載相等。因此，經(jīng)由分擔(dān)負(fù)載，可讓驅(qū)動器的尺寸與強(qiáng)度幾乎完全相等。藉由使用較小且完全相同的驅(qū)動器，可有效降低暫存器檔案的消耗功率。藉此亦可降低暫存器檔案的整體體積，以有效消除串音干擾(crosstalk)問題。再者，此法亦可有效改善暫存器檔案的存取時間。在此所述的設(shè)計包括在驅(qū)動位元線的讀取位元線上增加額外的FET，以藉此降低驅(qū)動器負(fù)載。此法亦可消除串音干擾與降低所需的消耗功率。
圖2是繪示根據(jù)本發(fā)明較佳實施例的一個改良式暫存器檔案位元胞設(shè)計的處理系統(tǒng)22的示意圖。其中，暫存器檔案包括一種改良式位元胞設(shè)計。處理系統(tǒng)22可架構(gòu)成任何形式的電子裝置，例如用電池驅(qū)動的手提式裝置。因方在設(shè)計由電池電力所驅(qū)動的處理器時，功率消耗永遠(yuǎn)是重要的課題，所以在此所述的具改良式暫存器檔案與位元胞設(shè)計的處理系統(tǒng)22，可以最低消耗功率運(yùn)作。
本實施例的處理系統(tǒng)22包括處理器24、記憶體26、以及輸入/輸出裝置28，且上述每一裝置都經(jīng)由一內(nèi)部匯流排30互相連接。其中，處理器24包括一個在處理器內(nèi)暫時儲存資料值的儲存單元32。處理器24更加包括至少一個資料處理單元(未繪示)。熟習(xí)相關(guān)技藝者當(dāng)知資料處理單元與記憶體26及輸入/輸出裝置28的基本功能與操作，因此其細(xì)節(jié)在此不再贅述。
圖3是繪示一個如圖2所示的儲存單元32實施例的示意圖。儲存單元32包括一個暫存器檔案34。在本實施例中，該暫存器檔案34是為一個多埠暫存器檔案，更明確地說，是為一個6埠暫存器檔案。本實施例的暫存器檔案34包括可用來同時存取資料的兩個寫入埠36及四個讀取埠38。其中，每一寫入埠36都包括多數(shù)個寫入位元線對40，且每一讀取埠38都包括多數(shù)個讀取位元線42。值得注意的是，圖3所示的位元線40是為成“對”(pair)配置，而讀取位元線42則并非為與寫入位元線相同的成對配置。在本實施例中，舉例而言，暫存器檔案34包括在每個寫入埠36上的八個寫入位元線對40，以及在每個讀取埠38上的八個讀取位元線42。在每個寫入埠36上的寫入位元線對40是連接至對應(yīng)于寫入位元線對40個數(shù)的一組輸入暫存器46。讀取埠38的讀取位元線42是連接至一組輸出暫存器50。為簡化說明起見，圖3只繪示讀取位元線42與一組暫存器48。其中，較偏好輸入暫存器46與輸出暫存器50可為D型正反器(D-type flip-flops)。
沿每一寫入埠36的寫入位元線對40的個數(shù)、沿每一讀取埠38的讀取位元線42的個數(shù)、以及所對應(yīng)的輸入及輸出暫存器46及50的個數(shù)，是與暫存器檔案34可處理的資料值的位元個數(shù)相等。在圖3所示的較佳實施例中，其個數(shù)是為8。因此，八位元的資料可沿著一特定埠的八個平行位元線(或位元線對)，在對應(yīng)的輸入及輸出暫存器46及50與暫存器檔案34的位元胞之間同時并行傳送。此外，因其具有四個讀取埠38，所以可用處理器24的四個不同資料處理單元(未繪示)，同時讀取四個資料。
在寫入處理期間，在輸入暫存器46中的資料值，會被傳送至?xí)捍嫫鳈n案34的位元胞，而在讀取處理期間，在位元胞中的資料值，會被傳送至輸出暫存器50。處理器24的資料處理單元會使用位元胞來暫時儲存資料處理期間所需的資料。此外，如果需要的話，亦可將處理器24設(shè)計成將資料沿著匯流排30傳送至記憶體26，以適應(yīng)較大的儲存容量需求。在此例中，輸出暫存器46與輸出暫存器50是連接至處理器24的資料處理單元，以在位元胞傳送及接收資料。
圖4是繪示根據(jù)本發(fā)明一較佳實施例，具有一位元胞陣列的暫存器檔案34的示意圖。較明確地說，在本較佳實施例中的暫存器檔案34具有一個位元胞陣列52。其中，處理器24是架構(gòu)成用來處理一個八位元寬度的資料值，舉例而言，在陣列中的八個行(columns)，是專門用來儲存資料的八個位元。該些行被編號為0到7，用來指定資料值的特定位元位置。在本實施例中，該陣列更加包括五個列(rows)，用來指定可存取位址的個數(shù)。為容易說明起見，該些列被編號為0到4，用來標(biāo)示資料位址。在此所述的暫存器檔案34的陣列中的位元胞52，是用符號“52[R:C]”識別，其中R為列號，C為行號。舉例而言，符號52[1:3]代表儲存位址為“1”的位元位置“3”的位元的位元胞。雖然如此，熟習(xí)相關(guān)技藝者當(dāng)知，每一行或列的位元個數(shù)是根據(jù)處理器的設(shè)計架構(gòu)而定，且可因?qū)嶋H需要而更動。在本實施例中，位元胞是排列成一個5×8的陣列，也就是一個40位元胞，其中每一位元胞都可儲存一位元。
圖5是繪示根據(jù)本發(fā)明一較佳實施例，連接到在6埠暫存器檔案中的輸入暫存器46及輸出暫存器50的一個52[x:C]位元胞行的電路架構(gòu)的示意圖。如圖5所示，每一位元胞52都具有四個輸入及四個輸出，且位元胞52是經(jīng)由寫入位元線40，連接至輸入暫存器46。在此例中，如參考下述圖8說明一般，第一及第三寫入位元線是為互補(bǔ)(complementary)，且第二及第四寫入位元線亦為互補(bǔ)。換言之，第三寫入位元線是與第一位元線反相，且第四寫入位元線是與第二寫入位元線反相。
位元胞52的第一輸入是連接在一起，以從第一輸入暫存器46-1，共同接收一第一訊號。此外，位元胞52的第三輸入是連接在一起，以從第一輸入暫存器46-1，共同接收一第二訊號。同樣地，每一該些位元胞52的第二及第四輸入也連接在一起，以從第二輸入暫存器46-2，共同接收第一及第二訊號。值得注意的是，位元胞輸入的順序(第一、第二、第三、第四)可為任意順序，且在此所述的順序僅為說明本發(fā)明之用，本發(fā)明并不受限于此回。第一輸入暫存器46-1是位于輸入暫存器46的第一群44(圖3)之中，且第二輸入暫存器46-2是位于輸入暫存器46的第二群46之中。輸入暫存器46-1及46-2是排列在其輸入暫存器46的對應(yīng)群組44的C行位置上。
此外，每一該些位元胞52的四個輸出是經(jīng)由讀取位元線42，連接至四個對應(yīng)輸出暫存器50。其中，第一到第四輸出暫存器50是分別位于輸出暫存器50的第一到第四群組48，且是排列在其個別群組的C行位置上。該兩個讀取位元線42-1是實際架構(gòu)在位元胞52內(nèi)的第一面上，且另兩個讀取位元線42-2是架構(gòu)在另一面上。參考下列圖9，可更加容易了解此排列方式。
每一寫入位元線40及讀取位元線42，都連接至一個對應(yīng)預(yù)充電電路(pre-charge circuit)54。預(yù)充電電路54會將位元線40及42充電至高位準(zhǔn)，并且連續(xù)將位元線保持在高位準(zhǔn)，直到該行的其中一個位元胞52將位元線驅(qū)動為高或低為止。
圖5實施例中的五個平行位元胞52
、52[1:C]、52[2:C]、52[3:C]、52[4:C]是為圖4所示的該陣列中行C的五個位元胞。如上所述，暫存器檔案34可被架構(gòu)成具任何適當(dāng)數(shù)目的位址。因此，可簡單地將位元胞以并行方式加入行中其他地方，以容納適當(dāng)數(shù)目的位元胞，繼而根據(jù)位址個數(shù)改變圖5的實施例。
圖6是繪示根據(jù)本發(fā)明一實施例的一個輸入暫存器46與其對應(yīng)預(yù)充電電路54的示意圖。雖然輸入暫存器46可包括任何適當(dāng)元件，在本實施例中的輸入暫存器46，是被架構(gòu)成一個D型正反器。其中，正反器的D輸入是由緩沖器(buffer)56緩沖，且當(dāng)時脈CK為高位準(zhǔn)時，其Q輸出會驅(qū)動主寫入位元線WBLx為高或低位準(zhǔn)。當(dāng)CK變?yōu)榈臀粶?zhǔn)，且正反器不再驅(qū)動位元線WBLx時，預(yù)充電電路54會將位元線保持在固定的高位準(zhǔn)狀態(tài)。預(yù)充電電路54包括被架構(gòu)當(dāng)成反向器使用的看守器58，以及連接至VDD的FET 60?；パa(bǔ)寫入位元線WBLx會接收驅(qū)動此位元線的互補(bǔ)Q輸出。當(dāng)其并未被輸入暫存器46驅(qū)動時，位元線WBLx會由其本身的預(yù)充電電路54維持在高位準(zhǔn)。
圖7是繪示根據(jù)本發(fā)明一實施例，沿著一對應(yīng)讀取位元線42-1的其中一輸出暫存器50-1與其對應(yīng)預(yù)充電電路54的示意圖。參考下述圖9，將更易了解本實施例。在本實施例中，輸出暫存器50-1是位于位元胞的第一面上。此外，與圖6的設(shè)計相似的一個對應(yīng)預(yù)充電電路54，是連接至位元線42-1，用來當(dāng)其在未被位元胞52驅(qū)動時，可將位元線維持在高位準(zhǔn)。在位元胞第一面上的讀取位元線42-1包括一緩沖器62，或一放大器，用來放大輸入至輸出緩沖器50-1的訊號。
圖8是繪示根據(jù)本發(fā)明一實施例，沿著一對應(yīng)讀取位元線42-2的其中另一輸出暫存器50-2與其對應(yīng)預(yù)充電電路54的示意圖。在本實施例中，輸出暫存器50-2是位于位元胞的第二面上。此外，預(yù)充電電路54是用來在當(dāng)其未被位元胞52驅(qū)動時，可將位元線維持在高位準(zhǔn)。除了圖7中的緩沖器62是由一反向器64取代之外，本實施例是與圖7所示的實施例完全相同。反向器64除可提供與緩沖器相同的放大功能之外，更可用來將訊號反向。在此考量在位元胞(圖7)第一面上的讀取位元線42-1，是由第一驅(qū)動器驅(qū)動(見以下說明)，且在位元胞(圖8)第二面上的讀取位元線42-2，是由相對于第一面訊號反向的第二驅(qū)動器驅(qū)動(見以下說明)的事實，因此當(dāng)其中一面上的位元線42-1被驅(qū)動為高位準(zhǔn)時，在另一面上的位元線42-2就會被驅(qū)動為低位準(zhǔn)，反之亦然。
圖9是繪示根據(jù)本發(fā)明一實施例，用于6埠暫存器檔案的一個改良式位元胞52的示意圖。雖然本實施例所述為一個6埠暫存器檔案，熟習(xí)相關(guān)技藝者當(dāng)知其他實施例亦可應(yīng)用任何個數(shù)的埠。在本實施例中，位元胞52包括位于其中心點(diǎn)，且包括其中包含逆向驅(qū)動器68及70的平行分枝的訊號驅(qū)動電路66。其中，第一驅(qū)動器68的輸出是連接至第一節(jié)點(diǎn)72，且其輸入是連接至第二節(jié)點(diǎn)74。第二驅(qū)動器70是在第一節(jié)點(diǎn)72與其輸入相連，且在第二節(jié)點(diǎn)74與其輸出相連。
第一驅(qū)動器68會將控制訊號，輸出至位元胞52第一面上的傳輸閘76及78，以控制第一組的讀取位元線RBL0及RBL1。第二驅(qū)動器70會將控制訊號，輸出至位元胞52第二面上的傳輸閘80及82，以控制第二組的讀取位元線RBL2及RBL3。其中，每一個傳輸閘76、78、80、82都可被架構(gòu)成一個FET，或其他適當(dāng)切換元件。當(dāng)個別讀取位元線被讀取字元線RDWL0及RDWL1啟動時，響應(yīng)第一驅(qū)動器68的一控制訊號，傳輸閘76及78會分別將讀取位元線RBL0及RBL1接地。當(dāng)個別讀取位元線被讀取字元線RDWL2及RDWL 3啟動時，響應(yīng)第二驅(qū)動器70的一控制訊號，傳輸閘80及82會分別將讀取位元線RBL2及RBL3接地。
雖然本實施例是為一個6埠的位元胞52，當(dāng)知亦可根據(jù)實際需要，更動位元胞52的埠個數(shù)。舉例而言，位元胞亦可包含任意個數(shù)的埠。為維持平衡設(shè)計，較偏好在位元胞兩面上的讀取位元線的個數(shù)可相等。舉例而言，應(yīng)該在位元胞的每一面上，分別配置四個、六個、或八個、或兩個、三個、或四個位元線?；蛘撸灰娐吩O(shè)計可讓驅(qū)動器68及70可具有完全相同或平衡的負(fù)載，亦可在位元胞的兩面上配置不同數(shù)目的位元線。因此，較偏好驅(qū)動器的尺寸與驅(qū)動能力可完全相等。
值得注意的是，圖9的設(shè)計架構(gòu)中所包含的FET的個數(shù)是為習(xí)知技藝中的兩倍。較明確地說，對于一個6埠的設(shè)計，本發(fā)明所用的FET的個數(shù)會從6個增加到12個。即使如此，因為驅(qū)動器68及70的尺寸顯著降低，所以位元胞52的整體尺寸仍可降低10-30％。此外，因為本實施例中的位元線是由傳輸閘76、78、80、82所驅(qū)動，而非由習(xí)知技藝中的單一大驅(qū)動器12所驅(qū)動，所以相較于習(xí)知技藝，其驅(qū)動強(qiáng)度顯著增加。再者，因其具有較小尺寸與較強(qiáng)的驅(qū)動強(qiáng)度，所以相較于習(xí)知技藝，本發(fā)明的位元胞52可提供較快的讀取存取時間。
在每一讀取位元線上還有一個額外的傳輸閘84，例如一個FET。該些FET 84是由讀取字元線RDWL0、RDWL1、RDWL2、RDWL3所驅(qū)動，藉以啟動個別讀取位元線。
圖9更加包括兩個寫入位元線對WBL0及WBL0、WBL1及WBL1，其中每一寫入線對是連接至位元胞52的不同面。以此排列方式，可使用任何個數(shù)的寫入位元線對。即使在奇數(shù)個數(shù)寫入埠的位元胞上，亦可將位元胞52設(shè)計成在位元胞的不同面上配置互補(bǔ)對，以使得位元胞52仍能保持平衡。藉由在每一面上配置一寫入位元線，可消除串音耦合干擾。此外，每一該些寫入字元線WRWL0及WRWL1是連接至兩個傳輸閘，也就是兩個FET，且其中每一傳輸閘都連接至一特定寫入埠的其中一個別寫入位元線對40。
在動作期間，驅(qū)動器88會將一主訊號，從輸入暫存器46(圖6)，沿一個別寫入位元線40傳送。對應(yīng)驅(qū)動器88也會將一主訊號的互補(bǔ)訊號，從相同的輸入暫存器46，傳送至位于位元胞52另一面上的互補(bǔ)寫入位元線40。當(dāng)響應(yīng)對應(yīng)于寫入字元線(WRWL0或WRWL1)的一個啟動訊號，而由個別傳輸閘86啟動時，該訊號與其互補(bǔ)訊號會被驅(qū)動至訊號驅(qū)動電路66的反面。相較于習(xí)知技藝，這種對稱的寫入設(shè)計會使用較少的功率，而且不會有不想要的可變負(fù)載的問題。同時亦可增加資料寫入位元胞的速度。相較于習(xí)知技藝，當(dāng)使用相同尺寸的驅(qū)動器時，本發(fā)明可增加20％的寫入速度。然而，在本架構(gòu)中，可更加降低驅(qū)動器尺寸，并且仍可提供與習(xí)知技藝相同的驅(qū)動能力。在此例中，相較于習(xí)知技藝，本發(fā)明的操作速度可提升大約30％-40％。
以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的方法及技術(shù)內(nèi)容作出些許的更動或修飾為等同變化的等效實施例，但凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種處理器，其特征在于其包括一或多個處理單元，每個處理單元是用來處理在該處理器內(nèi)的資料；一暫時儲存單元，其是與一或多個該些處理單元連接，且該暫時儲存單元包括多數(shù)個輸入正反器，用來從一或多個該些處理單元接收資料；一多埠暫存器檔案，具有一或多個寫入埠及兩或多個讀取埠；以及多數(shù)個輸出正反器，用來將資料傳送至一或多個該些處理單元；其中，該多埠暫存器檔案的每一該些一或多個寫入埠是包括與該些輸入正反器連接的多數(shù)個寫入位元線對，且該多埠暫存器檔案的每一該些兩或多個讀取埠是包括與該些輸出正反器連接的多數(shù)個讀取位元線；以及其中，該多埠暫存器檔案包括一位元胞陣列，且每一位元胞都具有一平衡架構(gòu)，其中相同個數(shù)的該些讀取位元線是連接至一訊號驅(qū)動電路的每一面上，而且每一該些寫入位元線對是包括連接至該訊號驅(qū)動電路的一第一面的一第一寫入位元線，以及連接至該訊號驅(qū)動電路的一第二面的一第二寫入位元線，且該訊號驅(qū)動電路包括逆向驅(qū)動器的多數(shù)個平行分枝。
2.根據(jù)權(quán)利要求1所述的處理器，其特征在于其中所述的暫存器檔案包括兩個寫入埠及四個讀取埠。
3.根據(jù)權(quán)利要求1所述的處理器，其特征在于其中所述的處理器是架構(gòu)成在一電池驅(qū)動的電子元件中運(yùn)作。
4.一種可允許同時資料存取的多埠暫存器檔案，其特征在于該多埠暫存器檔案包括一或多個寫入埠，且每一寫入埠是包括用來接收資料的多數(shù)個寫入位元線對；兩或多個讀取埠，且每一讀取埠是包括用來傳送資料的多數(shù)個讀取位元線；以及一位元胞陣列，且每一位元胞是包括一訊號驅(qū)動電路，該訊號驅(qū)動電路具有一第一節(jié)點(diǎn)及一第二節(jié)點(diǎn)，其中該第一節(jié)點(diǎn)是與該些讀取位元線的一第一組相連，且該第二節(jié)點(diǎn)是與該些讀取位元線的一第二組相連；其中，該訊號驅(qū)動電路可在該第一及該第二節(jié)點(diǎn)上，驅(qū)動完全相同的負(fù)載。
5.根據(jù)權(quán)利要求4所述的多埠暫存器檔案，其特征在于其中所述的每一讀取位元線都是由一讀取字元線控制訊號所啟動。
6.根據(jù)權(quán)利要求4所述的多埠暫存器檔案，其特征在于其中所述的每一寫入位元線對都包括連接至該第一節(jié)點(diǎn)的一第一寫入字元線與連接至該第二節(jié)點(diǎn)的一第二寫入字元線。
7.根據(jù)權(quán)利要求6所述的多埠暫存器檔案，其特征在于其中所述的每一寫入位元線對都是由一寫入字元線控制訊號所啟動。
8.根據(jù)權(quán)利要求6所述的多埠暫存器檔案，其特征在于其中所述的第一寫入位元線及該第二寫入位元線是為互補(bǔ)。
9.根據(jù)權(quán)利要求4所述的多埠暫存器檔案，其特征在于其中在該第一組中的該些讀取位元線的個數(shù)，是與在該第二組中的該些讀取位元線的個數(shù)相等。
10.根據(jù)權(quán)利要求4所述的多埠暫存器檔案，其特征在于其中所述的每一寫入埠的該些寫入位元線對的個數(shù)、每一讀取埠的該些讀取位元線的個數(shù)、以及該多埠暫存器檔案可存取的一資料值的位元個數(shù)是為相等。
11.根據(jù)權(quán)利要求4所述的多埠暫存器檔案，其特征在于其中所述的訊號驅(qū)動電路更加包括一第一驅(qū)動器，其是具有連接至該第二節(jié)點(diǎn)的一輸入與連接至該第一節(jié)點(diǎn)的一輸出，且該第一驅(qū)動器可驅(qū)動該第一組的該些讀取位元線；以及一第二驅(qū)動器，其是具有連接至該第一節(jié)點(diǎn)的一輸入與連接至該第二節(jié)點(diǎn)的一輸出，且該第二驅(qū)動器可驅(qū)動該第二組的該些讀取位元線；其中，該第一及該第二驅(qū)動器的尺寸及驅(qū)動能力是為完全相等。
12.根據(jù)權(quán)利要求4所述的多埠暫存器檔案，其特征在于其中在該陣列每一行中的該些位元胞，是并聯(lián)在每一寫入埠的一個別寫入位元線對與每一讀取埠的一個別讀取位元線之間。
13.根據(jù)權(quán)利要求12所述的多埠暫存器檔案，其特征在于其中所述的寫入位元線對的每一寫入位元線與每一讀取位元線，是連接至一預(yù)充電電路，用來對該些位元線預(yù)充電。
14.根據(jù)權(quán)利要求13所述的多埠暫存器檔案，其特征在于其中每一預(yù)充電電路都包括一看守器以及一場效晶體管。
15.一種用在一多埠暫存器檔案中儲存一資料位元的位元胞，其特征在于該位元胞包括一第一組的讀取位元線，其是具有一第一負(fù)載；一第二組的讀取位元線，其是具有一第二負(fù)載，且該第二負(fù)載是與該第一負(fù)載完全相等；以及一訊號驅(qū)動電路，其是具有一第一節(jié)點(diǎn)及一第二節(jié)點(diǎn)，且該第一節(jié)點(diǎn)是連接至該第一組的讀取位元線，而該第二節(jié)點(diǎn)是連接至該第二組的讀取位元線。
16.根據(jù)權(quán)利要求15所述的位元胞，其特征在于其中所述的位元胞是架構(gòu)在一6埠暫存器檔案的一位元胞陣列中，且該6埠暫存器檔案具有兩個寫入埠及四個讀取埠。
17.根據(jù)權(quán)利要求15所述的位元胞，其特征在于其更包括一或多個寫入位元線對，其中每一寫入位元線對具有連接至該第一節(jié)點(diǎn)的一第一寫入位元線與連接至該第二節(jié)點(diǎn)的一第二寫入位元線。
18.根據(jù)權(quán)利要求17所述的位元胞，其特征在于其中每一讀取位元線都包括連接至該個別節(jié)點(diǎn)的一第一傳輸閘與連接至一個別讀取字元線的一第二傳輸閘；以及每一寫入位元線都包括連接至該個別寫入位元線對的一個別寫入字元線的一第三傳輸閘。
19.根據(jù)權(quán)利要求18所述的位元胞，其特征在于其更包括一預(yù)充電裝置，用來對該些讀取位元線及該些寫入位元線預(yù)充電；多數(shù)個第一啟動裝置，可經(jīng)由該些第二傳輸閘，啟動該些讀取位元線；以及多數(shù)個第二啟動裝置，可經(jīng)由該些第三傳輸閘，啟動該些寫入位元線；其中，該訊號驅(qū)動電路更加包括多數(shù)個第一驅(qū)動裝置，當(dāng)該第一組的讀取位元線的至少其中之一被該第一啟動裝置啟動時，用來將該第一組的讀取位元線的至少其中之一驅(qū)動為高或低位準(zhǔn)，其中該些第一驅(qū)動裝置，會提供多數(shù)個控制訊號給該第一組的讀取位元線的該些第一傳輸閘；以及多數(shù)個第二驅(qū)動裝置，當(dāng)該第二組的讀取位元線的至少其中之一被該第一啟動裝置啟動時，用來將該第二組的讀取位元線的至少其中之一驅(qū)動為高或低位準(zhǔn)，其中該些第二驅(qū)動裝置，會提供多數(shù)個控制訊號給該第二組的讀取位元線的該些第一傳輸閘。
20.根據(jù)權(quán)利要求19所述的位元胞，其特征在于其中該些第一驅(qū)動裝置更加包括當(dāng)每一對的該第一寫入位元線被該些第二啟動裝置啟動時，將每一寫入位元線對的該第一寫入位元線，驅(qū)動為高或低位準(zhǔn)；以及該些第二驅(qū)動裝置更加包括當(dāng)每一對的該第二寫入位元線被該些第二啟動裝置啟動時，將每一寫入位元線對的該第二寫入位元線，驅(qū)動為高或低位準(zhǔn)。
21.根據(jù)權(quán)利要求15所述的位元胞，其特征在于其中所述的訊號驅(qū)動電路包括逆向驅(qū)動器的多數(shù)個平行分枝。
22.根據(jù)權(quán)利要求15所述的位元胞，其特征在于其更包括架構(gòu)來將串音耦合干擾降到最低的多數(shù)個寫入位元胞對。
全文摘要
一種在處理器儲存單元的多埠暫存器檔案中，用來儲存一資料位元的改良式位元胞設(shè)計。該位元胞包括具有第一負(fù)載的第一組讀取位元線，以及具有第二負(fù)載的第二組讀取位元線，其中第二負(fù)載是與第一負(fù)載完全相等。該位元胞更包括一訊號驅(qū)動電路，該訊號驅(qū)動電路具有第一節(jié)點(diǎn)及第二節(jié)點(diǎn)，其中第一節(jié)點(diǎn)是連接至第一組讀取位元線，且第二節(jié)點(diǎn)是連接至第二組讀取位元線。
文檔編號G11C8/00GK1758216SQ20051011532
公開日2006年4月12日 申請日期2005年11月14日 優(yōu)先權(quán)日2005年1月25日
發(fā)明者咸正勛 申請人:威盛電子股份有限公司