專利名稱：延遲鎖定環(huán)路電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種同步DRAM的延遲鎖定環(huán)路(DLL)電路；并更具體地，涉及一種用于在半導體裝置的低功率操作中、在省電模式中執(zhí)行穩(wěn)定操作的DLL電路。
背景技術(shù)：
諸如雙數(shù)據(jù)速率同步DRAM(DDR SDRAM)的同步半導體存儲裝置使用與從諸如存儲控制器的外部裝置輸入的外部時鐘信號同步地鎖定的內(nèi)部時鐘信號，來執(zhí)行與外部裝置的數(shù)據(jù)傳輸。參考時鐘信號與數(shù)據(jù)之間的時間同步對于在存儲裝置與存儲控制器之間穩(wěn)定地傳輸數(shù)據(jù)來說是重要的。為了穩(wěn)定地傳輸數(shù)據(jù)，應通過補償由于每一組件的數(shù)據(jù)傳輸與數(shù)據(jù)加載到總線之間的時間差而不可避免地發(fā)生的延遲時間，將數(shù)據(jù)精確定位在時鐘的邊緣或中心處。
用于補償延遲時間的時鐘同步電路為鎖相環(huán)(PLL)或延遲鎖定環(huán)路(DLL)。若外部時鐘信號在頻率上與內(nèi)部時鐘信號不同，則必須采用倍頻功能。因此，PLL主要用于此情況。相反地，若外部時鐘信號在頻率上等于內(nèi)部時鐘信號，則使用DLL。DLL電路通過補償在穿過每一組件的時鐘信號被傳輸至半導體存儲裝置內(nèi)部的數(shù)據(jù)輸出端子時發(fā)生的時鐘延遲成分，來產(chǎn)生內(nèi)部時鐘信號。因此，DLL電路使得用于最終輸入/輸出數(shù)據(jù)的時鐘信號與外部時鐘信號同步。與PLL電路相比，DLL電路具有的優(yōu)點在于噪聲低且可在小面積中實施。因此，DLL電路通常用作半導體存儲裝置中的同步電路。在不同種類的DLL中，新近的技術(shù)提供了一種能夠減少鎖定第一時鐘所花費的時間的由寄存器控制的DLL電路。
由寄存器控制的DLL電路具有能夠儲存鎖定延遲值的寄存器，該DLL電路在電源中斷時將鎖定延遲值儲存于寄存器中，并在電源再次接通時加載儲存于寄存器中的鎖定延遲值，以使該鎖定延遲值立即用于鎖定時鐘。
圖1為說明典型延遲鎖定環(huán)路(DLL)電路的基本操作的時序圖。
DLL電路接收外部時鐘信號，并補償DRAM的內(nèi)部時鐘被延遲的延遲量。DLL電路確保DRAM的輸出信號與外部時鐘信號同相。當外部時鐘與DRAM的輸出具有相同相位時，可無誤差地將數(shù)據(jù)傳送至芯片組。
圖2為說明已知DLL電路的方塊圖。圖2基于由寄存器控制的DLL電路。該DLL電路包括時鐘緩沖器10、省電模式控制器20、時鐘分頻器25、相位比較器30、延遲控制器40、延遲線50、偽延遲線60、和延遲復制模型70。從DLL電路輸出的DLL時鐘信號DLL_CLK經(jīng)由時鐘信號線80被傳送到輸出緩沖器90，以控制數(shù)據(jù)的輸出時序。
時鐘緩沖器10通過接收外部時鐘信號CLK和外部時鐘禁止(bar)信號CLKB并對其進行緩沖，來產(chǎn)生內(nèi)部時鐘信號IDVD_CLK。
在DRAM進入省電模式時，省電模式控制器20關(guān)斷時鐘緩沖器10。對于無讀取/寫入操作時的DRAM的低功率操作而言，DRAM在時鐘啟用信號CKE變?yōu)檫壿嬰娖健甃OW’時進入省電模式。此時，因為時鐘緩沖器10不產(chǎn)生內(nèi)部時鐘信號IDVD_CLK，所以時鐘緩沖器10被關(guān)斷，以保存DLL電路的當前狀態(tài)。
時鐘分頻器25通過對內(nèi)部時鐘信號IDVD_CLK進行分頻來產(chǎn)生DLL源時鐘信號DVD_CLK，并通過使用內(nèi)部時鐘信號IDVD_CLK產(chǎn)生參考時鐘信號REF_CLK。通常，為減少DLL電路的功率消耗，外部施加的時鐘的頻率經(jīng)由時鐘分頻器25而變得較低，以便產(chǎn)生DLL源時鐘信號DVD_CLK。
相位比較器30通過將輸入與輸出時鐘的相位彼此相比較來檢測DLL電路的輸入時鐘與輸出時鐘之間的相位差。因此，在相位比較器30處將穿過時鐘緩沖器10的參考時鐘信號REF_CLK與穿過DLL電路的內(nèi)部電路后反饋回的反饋時鐘信號FB_CLK彼此相比較。相位比較器30基于比較結(jié)果控制延遲控制器40。
延遲控制器40被配置有用于確定延遲線50的輸入路徑的邏輯電路和用于移位該路徑的方向的雙向移位寄存器。接收四個輸入信號并執(zhí)行移位操作的移位寄存器通過達到其最右邊的信號或最左邊的信號處于邏輯電平“HIGH(高)”的初始輸入條件，而具有最大或最小延遲。輸入至移位寄存器的信號具有兩個右移位信號及兩個左移位信號。對于移位操作而言，處于邏輯電平“HIGH”的信號中的兩者不應彼此重疊。
延遲線50延遲自時鐘分頻器25輸出的DLL源時鐘信號DVD_CLK的相位。由相位比較器30確定延遲量。延遲線50在延遲控制器40的控制下確定延遲路徑，該延遲路徑確定相位延遲。延遲線50包括許多彼此串聯(lián)耦接的單位延遲單元。單位延遲單元中的每個包括兩個彼此串聯(lián)耦接的與非門。單位延遲單元中的每個的輸入端以一一映射的方式連接至延遲控制器40中的移位寄存器。移位寄存器的輸出變?yōu)檫壿嬰娖健癏IGH”所處的區(qū)域被確定為用于通過其輸入經(jīng)過時鐘緩沖器10的時鐘的路徑。在DDR SDRAM中，延遲線50以兩條延遲線來構(gòu)造，一條延遲線用于上升時鐘，且另一條延遲線用于下降時鐘，從而通過相同地處理上升沿與下降沿，而盡可能多地抑制負荷比失真(duty ratio distortion)。
偽延遲線60是用于產(chǎn)生施加至相位比較器30的反饋時鐘信號FB_CLK的延遲線。偽延遲線60與上文所說明的延遲線50相同。
延遲復制模型70為用于模型化在外部時鐘輸入到芯片后且輸入到延遲線50前的延遲因子、以及在從芯片輸出延遲線50的輸出時鐘之前的其它延遲因子的電路。
精確的延遲因子確定DLL電路的功能中的劣化值。延遲復制模型70照原樣模型化時鐘緩沖器、DLL時鐘驅(qū)動器、R/F分頻器及輸出緩沖器。
時鐘信號線80是將DLL電路的DLL時鐘信號DLL_CLK耦接至輸出緩沖器90的路徑。
輸出緩沖器90接收來自存儲核心的數(shù)據(jù)，并與DLL電路的DLL時鐘信號DLL_CLK同步地將數(shù)據(jù)輸出到數(shù)據(jù)輸出墊。
圖3為說明圖2的DLL的操作的時序圖。
當進入省電模式時，時鐘啟用信號CKE從邏輯電平“HIGH”轉(zhuǎn)變到邏輯電平“LOW(低)”。此時，DLL電路停止執(zhí)行相位更新操作以便保存當前狀態(tài)，并儲存先前鎖定的信息以進入凍結(jié)狀態(tài)。本文中，相位更新操作意味著將DLL電路的反饋時鐘信號FB_CLK的相位與要確定并連續(xù)跟蹤的內(nèi)部時鐘信號REF_CLK的相位進行比較。凍結(jié)狀態(tài)意味著如下狀態(tài)，其中先前鎖定的信息已被儲存，且不再進一步更新相位。
在預充電省電模式中，省電模式中的時間周期在最小三個時鐘至最大7.8μs的范圍內(nèi)。在此時間期間，由省電模式控制器20關(guān)斷時鐘緩沖器10，使得不產(chǎn)生DLL電路的DLL時鐘信號DLL_CLK。
當維持省電模式一段長時間時，圖3中所示為約最小3CLK至最大7.8μs(在該時間段不更新相位)，由于半導體裝置的環(huán)境改變，諸如外部溫度改變，使得DLL電路的當前鎖定的信息可能與在省電模式前的先前鎖定的信息不同。
當在此條件下退出省電模式時，即，當前鎖定的信息與先前鎖定的信息彼此不匹配，DLL電路的DLL時鐘信號DLL_CLK與要鎖定的目標時鐘相比在相位上不同。因此，由于外部時鐘信號的相位與DLL電路的DLL時鐘信號DLL_CLK的相位不同，所以難于準確地將數(shù)據(jù)發(fā)送到DRAM/從DRAM接收數(shù)據(jù)。

發(fā)明內(nèi)容
因此，本發(fā)明的目的為提供一種半導體存儲裝置的延遲鎖定環(huán)路(DLL)電路，用于在省電模式中的相對較長的時間內(nèi)，防止由于該半導體裝置的環(huán)境(諸如外部溫度)的改變而發(fā)生的鎖定失敗。
根據(jù)本發(fā)明的一個方面，提供了一種具有正常模式及省電模式的存儲裝置的DLL，其包括時鐘緩沖器，其用于對外部時鐘信號進行緩沖以輸出內(nèi)部時鐘信號；省電模式控制器，其用于響應于時鐘啟用信號而產(chǎn)生省電模式控制信號，以限定該正常模式或該省電模式；源時鐘產(chǎn)生單元，其用于接收該內(nèi)部時鐘信號，以在該省電模式控制信號的控制下產(chǎn)生DLL源時鐘信號；及相位更新單元，其用于基于該DLL源時鐘信號執(zhí)行相位更新操作以輸出DLL時鐘信號。
根據(jù)本發(fā)明的另一方面，提供一種產(chǎn)生具有正常模式及省電模式延遲鎖定環(huán)路的存儲裝置的DLL時鐘的方法，其包括通過對外部時鐘進行緩沖而產(chǎn)生內(nèi)部時鐘信號；通過對該內(nèi)部時鐘信號進行分頻而產(chǎn)生第一分頻時鐘信號；基于該第一分頻時鐘信號而產(chǎn)生第二分頻時鐘信號；在該正常模式中，基于該第一分頻時鐘信號而執(zhí)行DLL相位更新操作；及在該省電模式中，基于該第二分頻時鐘信號而執(zhí)行DLL相位更新操作。


通過結(jié)合附圖給出的對優(yōu)選實施例的以下描述，本發(fā)明的以上和其它目的和特征將變得更好理解，其中圖1為說明典型延遲鎖定環(huán)路(DLL)電路的基本操作的時序圖；
圖2為說明已知DLL電路的方塊圖；圖3為說明圖2的DLL的操作的時序圖；圖4為說明根據(jù)本發(fā)明的DLL電路的方塊圖；圖5為根據(jù)本發(fā)明第一實施例的圖4中所示的源時鐘產(chǎn)生單元的方塊圖；圖6A及6B為圖5中所示的第二時鐘分頻器的詳細電路圖；圖7為根據(jù)本發(fā)明第一實施例的用于圖5中所示的源時鐘產(chǎn)生單元的操作的時序圖；圖8為圖5中所示的運算邏輯單元的詳細電路圖；圖9為圖5中所示的參考時鐘產(chǎn)生單元的詳細電路圖；圖10為根據(jù)本發(fā)明第二實施例的圖4中所示的源時鐘產(chǎn)生單元的方塊圖；圖11A及11B為圖10所示的時鐘轉(zhuǎn)換單元的詳細電路圖；圖12為根據(jù)本發(fā)明第二實施例的圖10中所示的源時鐘產(chǎn)生單元的操作的時序圖；及圖13A及13B分別為描述應用根據(jù)本發(fā)明第一及第二實施例的源時鐘產(chǎn)生單元的仿真結(jié)果的時序圖。
主要組件符號說明10時鐘緩沖器20省電模式控制器25時鐘分頻器30相位比較器40延遲控制器50延遲線60偽延遲線70延遲復制模型80時鐘信號線90輸出緩沖器100時鐘緩沖器200省電模式控制器300源時鐘產(chǎn)生單元310第一時鐘分頻器
320第二時鐘分頻器330選擇單元340運算邏輯單元350參考時鐘產(chǎn)生單元360時鐘轉(zhuǎn)換單元370時鐘分頻器400相位更新單元410延遲線420偽延遲線430延遲控制器440延遲復制模型450相位比較器600 DLL電路700時鐘信號線8000輸出緩沖器具體實施例方式將參考附圖詳細描述根據(jù)本發(fā)明的示例性實施例的延遲鎖定環(huán)路(DLL)電路。
圖4為根據(jù)本發(fā)明的DLL電路的方塊圖。
DLL電路600包括時鐘緩沖器100、省電模式控制器200、源時鐘產(chǎn)生單元300及相位更新單元400。
時鐘緩沖器100接收外部時鐘信號CLK及外部時鐘禁止信號CLKB并對其進行緩沖，以將所緩沖的信號作為內(nèi)部時鐘信號IDVD_CLK輸出。
省電模式控制器200響應于時鐘啟用信號CKE而產(chǎn)生省電模式控制信號CTRL，該信號CTRL具有展示進入省電模式還是正常模式的信息。
源時鐘產(chǎn)生單元300響應于指示省電模式或正常模式的省電模式控制信號CTRL，而基于內(nèi)部時鐘信號IDVD_CLK中的選定部分產(chǎn)生DLL源時鐘信號DVD_CLK，并接收源電壓VDD以基于內(nèi)部時鐘信號IDVD_CLK而產(chǎn)生參考時鐘信號REF_CLK。
相位更新單元400執(zhí)行相位更新操作以基于源時鐘信號DVD_CLK輸出DLL時鐘信號DLL_CLK。
相位更新單元400是由寄存器控制的DLL，其包括延遲線410、偽延遲線420、延遲控制器430、延遲復制模型440及相位比較器450。
延遲線410接收源時鐘產(chǎn)生單元300的DLL源時鐘信號DLL_CLK，以使DLL源時鐘信號DLL_CLK的相位延遲預定時間。偽延遲線420實質(zhì)上與延遲線410一致。延遲復制模型440通過用半導體存儲裝置中的外部時鐘信號CLK及外部時鐘禁止信號CLKB的延遲因子對偽延遲線420的輸出信號進行模型化，來輸出反饋時鐘信號FB_CLK。相位比較器450檢測源時鐘產(chǎn)生單元300的參考時鐘信號REF_CLK與延遲復制模型440的反饋時鐘信號FB_CLK間的相位差。延遲控制器430基于相位比較器450的輸出信號來控制延遲線410及偽延遲線420的延遲量。
DLL電路600的DLL時鐘信號DLL_CLK經(jīng)由時鐘信號線700被傳送到輸出緩沖器800，以控制數(shù)據(jù)的輸出時序。
如上所述，在本發(fā)明中，時鐘緩沖器100控制源時鐘產(chǎn)生單元300，而不管省電模式控制信號CTRL如何。即，時鐘緩沖器100為源時鐘產(chǎn)生單元300連續(xù)供應內(nèi)部時鐘信號IDVD_CLK，而與半導體存儲裝置的狀態(tài)(諸如省電模式及正常模式)無關(guān)。
此外，在本發(fā)明中，源時鐘產(chǎn)生單元300產(chǎn)生DLL源時鐘信號DVD_CLK以用于在省電模式中執(zhí)行至少一個相位更新操作。下文中，詳細描述源時鐘產(chǎn)生單元300的操作。
圖5為根據(jù)本發(fā)明第一實施例的圖4中所示的源時鐘產(chǎn)生單元300的方塊圖；且圖6A及6B為圖5中所示的第二時鐘分頻器的詳細電路圖。
如所示，根據(jù)本發(fā)明第一實施例的源時鐘產(chǎn)生單元300包括第一及第二時鐘分頻器310及320、選擇單元330、運算邏輯單元340、及參考時鐘產(chǎn)生單元350。
第一時鐘分頻器310通過對內(nèi)部時鐘信號IDVD_CLK進行分頻來產(chǎn)生第一分頻時鐘信號CLK_D1，以設(shè)定正常模式中的相位更新操作的持續(xù)時間。
第二時鐘分頻器320通過對第一分頻時鐘信號CLK_D1進行分頻來產(chǎn)生第二分頻時鐘信號CLK_D2，以設(shè)定省電模式中的相位更新操作的持續(xù)時間。
選擇單元330基于省電模式控制信號CTRL來選擇第一及第二分頻時鐘信號CLK_D1及CLK_D2之一，由此將所選定信號作為選擇時鐘信號DVD_OUT輸出。
運算邏輯單元340邏輯地組合選擇時鐘信號DVD_OUT及內(nèi)部時鐘信號IDVD_CLK，以輸出DLL源時鐘信號DVD_CLK。
參考時鐘產(chǎn)生單元350通過執(zhí)行內(nèi)部時鐘信號IDVD_CLK與源電壓VDD的“與”運算，而產(chǎn)生參考時鐘信號REF_CLK。
參看圖6A，第二時鐘分頻器320可包括單個除2時鐘分頻器或單個除2n時鐘分頻器。本文中，n為正整數(shù)。
另外，參看圖6B，第二時鐘分頻器320可包括多個單元時鐘分頻器320_1至320_N及多個熔絲單元325_1至325_N。多個單元時鐘分頻器320_1至320_N串聯(lián)連接，用于產(chǎn)生具有不同單元時鐘(例如CLK_D2_1至CLK_D2_N)的多個時鐘；且多個熔絲單元325_1至325_N通過熔斷選定的熔絲來選擇多個單元分頻器的輸出時鐘中的一個。在本發(fā)明中，有可能通過使用在處理期間制造的多個金屬選擇處理單元(metal option process unit)代替熔絲單元325_1至325_N來實現(xiàn)第二時鐘分頻器320。
一般而言，半導體存儲裝置具有取決于其規(guī)格及外部環(huán)境的省電模式周期。在本發(fā)明的第一實施例中，用于設(shè)定省電模式中的相位更新操作的部分的第二分頻時鐘信號CLK_D2是從多個單元時鐘(即，CLK_D2_1至CLK_D2_N)中選定的。考慮到省電模式周期隨環(huán)境而不同，故在測試后設(shè)定第二分頻時鐘信號CLK_D2。因此，熔絲單元325_1至325_N的對應熔絲響應于第二分頻時鐘信號CLK_D2而導通。
如上所述，根據(jù)本發(fā)明的第一實施例，DLL源時鐘信號DVD_CLK基于第二分頻時鐘信號CLK_D2而選擇性地產(chǎn)生，以用于設(shè)定省電模式中的相位更新部分。本文中，第二分頻時鐘信號CLK_D2是根據(jù)省電模式而選擇的。
圖7為根據(jù)本發(fā)明的第一實施例的用于圖5中所示的源時鐘產(chǎn)生單元的操作的時序圖。
第一時鐘分頻器310接收內(nèi)部時鐘信號IDVD_CLK并將其除以2，由此將分頻后的時鐘信號作為第一分頻時鐘信號CLK_D1輸出。第二時鐘分頻器320接收第一分頻時鐘信號CLK_D1，并通過使用多個單元分頻器320_1至320_N將其分頻。因此，多個單元分頻器320_1至320_N的輸出作為具有不同單元時鐘(即，CLK_D2_1至CLK_D2_N)的第二分頻時鐘信號CLK_D2而被輸出。不同單元時鐘CLK_D2_1至CLK_D2_N中的每一個具有各種時鐘值，即21、22至2n。
假定在具有各種單元時鐘(即，CLK_D2_1至CLK_D2_N)的第二分頻時鐘信號CLK_D2中，選擇被除以22(即4)、并經(jīng)由如圖6B中所示的第二單元時鐘分頻器320_2輸出的第二單元時鐘CLK_D2_2，用于設(shè)定省電模式中的相位更新的部分。
選擇單元330選擇第二單元時鐘值CLK_D2_2作為省電模式期間的選擇時鐘信號DVD_OUT。運算邏輯單元340邏輯地組合選擇時鐘信號DVD_OUT(即省電模式期間的第二單元時鐘CLK_D2_2)與內(nèi)部時鐘信號IDVD_CLK，以輸出適于省電模式的各種部分的DLL源時鐘信號DVD_CLK。
此時，參看圖7，當啟用第二單元時鐘CLK_D2_2時，DLL源時鐘信號DVD_CLK連續(xù)具有有效值。因此，有可能精確執(zhí)行相位更新操作。
此外，有可能通過使用熔絲單元325_1至325_N或金屬選擇處理單元來選擇具有各種單元時鐘(即，CLK_D2_1至CLK_D2_N)的第二分頻時鐘信號CLK_D2中的一個。
圖8為圖5中所示的運算邏輯單元340的詳細電路圖。
運算邏輯單元340包括第一與非門ND1及第一反相器IV1。第一與非門ND1執(zhí)行內(nèi)部時鐘信號IDVD_CLK與選擇時鐘信號DVD_OUT的與非運算；且第一反相器IV1使第一與非門ND1的輸出信號反轉(zhuǎn)，以將經(jīng)反轉(zhuǎn)的信號作為DLL源時鐘信號DVD_CLK輸出。
運算邏輯單元340執(zhí)行內(nèi)部時鐘信號IDVD_CLK與選擇時鐘信號DVD_OUT的“與”運算，以使選擇單元330的選擇時鐘信號DVD_OUT的有效部分比對應于相位更新操作的部分的內(nèi)部時鐘信號IDVD_CLK的有效部分長。因此，參考時鐘信號REF_CLK與DLL源時鐘信號DVD_CLK間的時滯實際為零。
圖9為圖5中所示參考時鐘產(chǎn)生單元350的詳細電路圖。
如所示，參考時鐘產(chǎn)生單元350包括第二與非門ND2及第二反相器IV2。第二與非門ND2執(zhí)行內(nèi)部時鐘信號IDVD_CLK與源電壓VDD的與非運算；且第二反相器IV2使第二與非門ND2的輸出信號反轉(zhuǎn)，以將經(jīng)反轉(zhuǎn)的信號作為參考時鐘信號REF_CLK輸出。
如上所述，根據(jù)本發(fā)明的第一實施例，DLL源時鐘信號DVD_CLK通過選擇第一分頻時鐘信號CLK_D1及具有各種單元時鐘(意即，CLK_D2_1至CLK_D2_N)的第二分頻時鐘信號CLK_D2中的一個而產(chǎn)生。因此，有可能通過提供適于正常模式或具有視半導體存儲裝置而定的周期的省電模式的DLL源時鐘信號DVD_CLK，來確保低功率操作下的半導體存儲裝置的穩(wěn)定操作。
圖10為示出了根據(jù)本發(fā)明第二實施例的圖4中所示的源時鐘產(chǎn)生單元300的方塊圖；且圖11A及11B為圖10中所示的源時鐘產(chǎn)生單元300的時鐘轉(zhuǎn)換單元的詳細電路圖。
參看圖10，根據(jù)本發(fā)明第二實施例的源時鐘產(chǎn)生單元300包括選擇單元330、運算邏輯單元340、參考時鐘產(chǎn)生單元350、時鐘轉(zhuǎn)換單元360及時鐘分頻器370。
時鐘分頻器370通過對內(nèi)部時鐘信號IDVD_CLK進行分頻來產(chǎn)生第一轉(zhuǎn)換時鐘信號CLK_T1，以設(shè)定正常模式中的相位更新操作的持續(xù)時間。
時鐘轉(zhuǎn)換單元360通過轉(zhuǎn)換第一轉(zhuǎn)換時鐘信號CLK_T1來產(chǎn)生第二轉(zhuǎn)換時鐘信號CLK_T2，以設(shè)定省電模式中的相位更新操作的持續(xù)時間。
選擇單元330基于省電模式控制信號CTRL而選擇第一及第二轉(zhuǎn)換時鐘信號CLK_T1及CLK_T2中的一個，由此將選定的信號作為選擇時鐘信號DVD_OUT輸出。
運算邏輯單元340邏輯地組合選擇時鐘信號DVD_OUT與內(nèi)部時鐘信號IDVD_CLK，以輸出DLL源時鐘信號DVD_CLK。
參考時鐘產(chǎn)生單元350通過執(zhí)行內(nèi)部時鐘信號IDVD_CLK與源電壓VDD的“與”運算來產(chǎn)生參考時鐘信號REF_CLK。
參看圖11A，時鐘轉(zhuǎn)換單元360可包括單個時鐘轉(zhuǎn)換器，其周期性地選擇第一轉(zhuǎn)換時鐘信號CLK_T1的部分，以將所選定的時鐘信號作為第二轉(zhuǎn)換時鐘信號CLK_T2輸出。
另外，參看圖11B，時鐘轉(zhuǎn)換單元360可包括多個單元時鐘轉(zhuǎn)換器360_1至360_N及多個熔絲單元365_1至365_N。多個單元時鐘轉(zhuǎn)換器360_1至360_N串聯(lián)連接，以產(chǎn)生具有不同單元時鐘(例如CLK_T2_1至CLK_T2_N)的多個時鐘；且多個熔絲單元365_1至365_N通過熔斷選定的熔絲來選擇多個單元時鐘轉(zhuǎn)換器的輸出時鐘中的一個。在本發(fā)明中，有可能通過使用多個金屬選擇處理單元代替熔絲單元365_1至365_N來實現(xiàn)時鐘轉(zhuǎn)換單元360。
一般而言，半導體存儲裝置由于其規(guī)格及外部環(huán)境而具有不同省電模式周期。在本發(fā)明的第二實施例中，在多個單元時鐘(即，CLK_T2_1至CLK_T2_N)中選擇用于設(shè)定省電模式中的相位更新操作的部分的第二轉(zhuǎn)換時鐘信號CLK_T2?？紤]到省電模式周期隨環(huán)境而不同，故在測試后設(shè)定第二轉(zhuǎn)換時鐘信號CLK_T2。因此，熔絲單元365_1至365_N的對應熔絲響應于第二轉(zhuǎn)換時鐘信號CLK_T2而導通。
圖12為根據(jù)本發(fā)明第二實施例的用于圖10中所示的源時鐘產(chǎn)生單元300的操作的時序圖。
如所示，時鐘分頻器370接收內(nèi)部時鐘信號IDVD_CLK并對其進行二分頻，由此將分頻后的時鐘信號作為第一轉(zhuǎn)換時鐘信號CLK_T2輸出。時鐘轉(zhuǎn)換單元360接收第一轉(zhuǎn)換時鐘信號CLK_T1并通過使用多個單元時鐘轉(zhuǎn)換器360_1至360_N來轉(zhuǎn)換第一轉(zhuǎn)換時鐘信號CLK_T1。因此，多個單元時鐘轉(zhuǎn)換器360_1至360_N的輸出作為具有不同單元時鐘(即，CLK_T2_1至CLK_T2_N)的第二轉(zhuǎn)換時鐘信號CLK_T2而被輸出。本文中，不同單元時鐘CLK_T2_1至CLK_T2_N具有各種時鐘值，即2、3至N。
假定在具有各種單元時鐘(即CLK_T2_1至CLK_T2_N)的第二轉(zhuǎn)換時鐘信號CLK_T2中，選擇被轉(zhuǎn)換成第一轉(zhuǎn)換時鐘信號CLK_T1的頻率的三分之一、并經(jīng)由如圖11B中所示的第二單元時鐘轉(zhuǎn)換器360_2輸出的第二單元時鐘CLK_T2_2，用于設(shè)定省電模式中的相位更新操作的部分。
選擇單元330選擇第二單元時鐘CLK_T2_2作為省電模式期間的選擇時鐘信號DVD_OUT。運算邏輯單元340邏輯地組合選擇時鐘信號DVD_OUT(即，省電模式期間的第二時鐘值CLK_T2_2)與內(nèi)部時鐘信號IDVD_CLK，以輸出適于省電模式的各種部分的DLL源時鐘信號DVD_CLK。
此時，參看圖12，當啟用第二單元時鐘CLK_T2_2時，DLL源時鐘信號DVD_CLK僅在一段短時間內(nèi)連續(xù)具有有效值。因此，有可能有效地執(zhí)行相位更新操作。
此外，有可能通過使用熔絲單元365_1至365_N或金屬選擇處理單元來選擇具有各種單元時鐘(即，CLK_T2_1至CLK_T2_N)的第二轉(zhuǎn)換時鐘信號CLK_T2中的一個。
在本發(fā)明的第二實施例中，源時鐘產(chǎn)生單元300的運算邏輯單元340及參考時鐘產(chǎn)生單元350的結(jié)構(gòu)與圖8及9中所示的第一實施例的結(jié)構(gòu)相同。
如上所述，根據(jù)本發(fā)明的第二實施例，DLL源時鐘信號DVD_CLK通過選擇第一轉(zhuǎn)換時鐘信號CLK_T1及具有各種單元時鐘(即，CLK_T2_1至CLK_T2_N)的第二轉(zhuǎn)換時鐘信號CLK_T2中的一個而產(chǎn)生。此時，第一和第二轉(zhuǎn)換時鐘信號CLK_T1和CLK_T2的每一個具有相同的有效部分及不同周期。因此，有可能通過提供適于正常模式或具有視半導體存儲裝置而定的時間周期的省電模式的DLL源時鐘信號DVD_CLK，來保證低功率操作下的半導體存儲裝置的穩(wěn)定操作。
圖13A及13B分別為描述應用根據(jù)本發(fā)明的第一及第二實施例的源時鐘產(chǎn)生單元的仿真結(jié)果的時序圖。
如圖13A中所示，根據(jù)第一實施例，參考時鐘信號REF_CLK與DLL源時鐘信號DVD_CLK間的時滯約為162fs。另外，如圖13B中所示，根據(jù)第二實施例，參考時鐘信號REF_CLK與DLL源時鐘信號DVD_CLK間的時滯約為322fs。因此，第一及第二實施例的每一時滯實際為零。
下文中，參看圖4至9，將描述一種用于根據(jù)本發(fā)明的第一實施例在具有正常模式和省電模式的同步存儲裝置中產(chǎn)生DLL時鐘信號的方法。
首先，時鐘緩沖器100通過接收外部時鐘信號CLK及外部時鐘禁止信號CLKB而產(chǎn)生內(nèi)部時鐘信號IDVD_CLK；源時鐘產(chǎn)生單元300的第一時鐘分頻器310對內(nèi)部時鐘信號IDVD_CLK進行分頻以產(chǎn)生第一分頻時鐘信號CLK_D1，以用于設(shè)定正常模式中的相位更新操作的部分。第二時鐘分頻器320對第一分頻時鐘信號CLK_D1進行分頻以產(chǎn)生第二分頻時鐘信號CLK_D2，以用于設(shè)定省電模式中的相位更新操作的部分。
選擇單元330基于省電模式控制信號CTRL而選擇并輸出用于正常模式的第一分頻時鐘信號CLK_D1和用于省電模式的第二分頻時鐘信號CLK_D2。運算邏輯單元340在正常模式情況下基于第一分頻時鐘信號CLK_D1及內(nèi)部時鐘信號IDVD_CLK而輸出DLL源時鐘信號DVD_CLK，且在省電模式情況下基于第二分頻時鐘信號CLK_D2及內(nèi)部時鐘信號IDVD_CLK而輸出DLL源時鐘信號DVD_CLK。
正常模式中的相位更新操作的步驟詳細描述如下。
首先，源時鐘產(chǎn)生單元300的參考時鐘產(chǎn)生單元350執(zhí)行內(nèi)部時鐘信號IDVD_CLK與源電壓VDD的“與”運算，以輸出參考時鐘信號REF_CLK；運算邏輯單元340執(zhí)行內(nèi)部時鐘信號IDVD_CLK與第一分頻時鐘信號CLK_D1的“與”運算，以輸出DLL源時鐘信號DVD_CLK，用于正常模式中的相位更新操作。
延遲線410接收DLL源時鐘信號DVD_CLK以輸出DLL時鐘信號DLL_CLK。同樣，偽延遲線420及延遲復制模型440通過模型化DLL源時鐘信號DVD_CLK，來產(chǎn)生反饋時鐘信號FB_CLK。
相位比較器450比較反饋時鐘信號FB_CLK與從源時鐘信號產(chǎn)生單元300輸出的參考時鐘信號REF_CLK；延遲控制器430控制延遲線410及偽延遲線420的延遲量，以執(zhí)行正常模式中的相位更新操作。
同樣地，省電模式中的相位更新操作的步驟描述如下。
首先，源時鐘產(chǎn)生單元300的參考時鐘產(chǎn)生單元350執(zhí)行內(nèi)部時鐘信號IDVD_CLK與源電壓VDD的“與”運算，以輸出參考時鐘信號REF_CLK；運算邏輯單元340執(zhí)行內(nèi)部時鐘信號IDVD_CLK與第二分頻時鐘信號CLK_D2的“與”運算，以輸出DLL源時鐘信號DVD_CLK，用于省電模式中的相位更新操作。
延遲線410接收DLL源時鐘信號DVD_CLK以輸出DLL時鐘信號DLL_CLK。同樣，偽延遲線420及延遲復制模型440通過模型化DLL源時鐘信號DVD_CLK，來產(chǎn)生反饋時鐘信號FB_CLK。
相位比較器450比較反饋時鐘信號FB_CLK與從源時鐘信號產(chǎn)生單元300輸出的參考時鐘信號REF_CLK；且延遲控制器430控制延遲線410的延遲量，以執(zhí)行省電模式中的相位更新操作。
如上所述，根據(jù)本發(fā)明，當諸如在正常模式中需要較快的相位更新操作時，對內(nèi)部時鐘信號進行較小數(shù)量的分頻，由此在高頻率下執(zhí)行相位更新操作。當諸如在省電模式中減少功率消耗時，對內(nèi)部時鐘信號進行較大數(shù)量的分頻，由此在低頻率下執(zhí)行相位更新操作一次以上。
因此，在本發(fā)明中，即使半導體存儲裝置長時間地停留在省電模式中，源時鐘產(chǎn)生單元也有效地防止DLL鎖定失敗，由此更加穩(wěn)定地操作。
如上所述，在已知配置中，源時鐘產(chǎn)生單元以產(chǎn)生具有固定時鐘頻率的時鐘的時鐘分頻器來實現(xiàn)。相反，在本發(fā)明中，源時鐘產(chǎn)生單元可包括用于轉(zhuǎn)換具有可變時鐘頻率的時鐘的時鐘轉(zhuǎn)換單元。因此，有可能降低半導體存儲裝置的功率消耗。
本申請含有與分別在2005年9月29日和2005年12月19日向韓國專利局提交的韓國專利申請KR 2005-91658號和KR 2005-125354號相關(guān)的主題，這些專利申請的全文以引用的方式并入本文中。
雖然已結(jié)合某些優(yōu)選實施例描述了本發(fā)明，但本領(lǐng)域普通技術(shù)人員將易于了解，在不偏離由以下權(quán)利要求限定的本發(fā)明的精神和范圍的情況下，可進行各種改變和修改。
權(quán)利要求
1.一種具有正常模式和省電模式的存儲裝置的延遲鎖定環(huán)路(DLL)，包含時鐘緩沖器，其用于對外部時鐘信號進行緩沖以輸出內(nèi)部時鐘信號；省電模式控制器，其用于響應于時鐘啟用信號而產(chǎn)生省電模式控制信號，以限定該正常模式或該省電模式；源時鐘產(chǎn)生單元，其用于接收該內(nèi)部時鐘信號，以在該省電模式控制信號的控制下產(chǎn)生DLL源時鐘信號；和相位更新單元，其用于基于該DLL源時鐘信號執(zhí)行相位更新操作，以輸出DLL時鐘信號。
2.根據(jù)權(quán)利要求1的DLL，其中該源時鐘產(chǎn)生單元產(chǎn)生該DLL源時鐘信號，以用于在該省電模式期間執(zhí)行該相位更新操作至少一次。
3.根據(jù)權(quán)利要求2的DLL，其中該源時鐘產(chǎn)生單元包括第一時鐘分頻器，其用于通過對該內(nèi)部時鐘信號進行分頻而產(chǎn)生第一分頻時鐘信號，以設(shè)定該正常模式中的該相位更新操作的持續(xù)時間；第二時鐘分頻器，其用于通過對該第一分頻時鐘信號進行分頻而產(chǎn)生第二分頻時鐘信號，以設(shè)定該省電模式中的該相位更新操作的持續(xù)時間；選擇單元，其用于基于該省電模式控制信號來選擇所述第一及第二分頻時鐘信號中的一個，由此將所述選定的信號作為選擇時鐘信號輸出；和運算邏輯單元，其用于邏輯地組合該選擇時鐘信號與該內(nèi)部時鐘信號，以輸出該DLL源時鐘信號。
4.根據(jù)權(quán)利要求3的DLL，其中該選擇單元為該正常模式選擇該第一分頻時鐘信號，且為該省電模式選擇該第二分頻時鐘信號。
5.根據(jù)權(quán)利要求3的DLL，其中該第一時鐘分頻器包括除2時鐘分頻器。
6.根據(jù)權(quán)利要求3的DLL，其中該第一時鐘分頻器包括除2n時鐘分頻器，n為正整數(shù)。
7.根據(jù)權(quán)利要求3的DLL，其中該第二時鐘分頻器包括串聯(lián)連接的多個單元分頻器，其用于產(chǎn)生多個時鐘，所述多個時鐘中的每一個具有與其它時鐘不同的單元時鐘；和多個熔絲單元，其用于通過使所述多個熔絲中的選定熔絲熔斷，來選擇從所述多個單元分頻器輸出的時鐘中的一個。
8.根據(jù)權(quán)利要求3的DLL，其中該第二時鐘分頻器包括串聯(lián)連接的多個單元分頻器，其用于產(chǎn)生多個時鐘，所述多個時鐘中的每一個具有與其它時鐘不同的單元時鐘；和多個選擇處理單元，其用于通過使用金屬選擇處理單元來選擇從所述多個單元分頻器輸出的時鐘中的一個。
9.根據(jù)權(quán)利要求3的DLL，其中該運算邏輯單元包括與非門，其用于執(zhí)行該內(nèi)部時鐘信號與該選擇時鐘信號的與非運算；及反相器，其用于使該與非門的輸出信號反轉(zhuǎn)，以輸出該DLL源時鐘信號。
10.根據(jù)權(quán)利要求3的DLL，其中該源時鐘產(chǎn)生單元包括參考時鐘產(chǎn)生單元，其用于通過執(zhí)行該內(nèi)部時鐘信號與源電壓的“與”運算，而產(chǎn)生參考時鐘信號。
11.根據(jù)權(quán)利要求10的DLL，其中該相位更新單元包括延遲線，其用于延遲該DLL源時鐘信號的相位，以輸出該DLL時鐘信號；偽延遲線，其具有實質(zhì)上與該延遲線的組成相同的組成；延遲復制模型，其用于按照該存儲裝置中的時鐘信號的延遲因子來模型化該偽延遲線的輸出信號，由此將該經(jīng)過模型化的信號作為反饋時鐘信號輸出；相位比較器，其用于比較該參考時鐘信號與該反饋時鐘信號，以檢測其間的相位差；和延遲控制器，其用于接收該相位比較器的輸出信號，以控制該延遲線和該偽延遲線的延遲量。
12.根據(jù)權(quán)利要求2的DLL，其中該源時鐘產(chǎn)生單元包括時鐘分頻器，其用于通過對該內(nèi)部時鐘信號進行分頻而產(chǎn)生第一轉(zhuǎn)換時鐘信號，以設(shè)定該正常模式中的該更新操作的持續(xù)時間；時鐘轉(zhuǎn)換單元，其用于通過轉(zhuǎn)換該第一轉(zhuǎn)換時鐘信號而產(chǎn)生第二轉(zhuǎn)換時鐘信號，以設(shè)定該省電模式中的該相位更新操作的持續(xù)時間；選擇單元，其基于該省電模式控制信號來選擇所述第一及第二轉(zhuǎn)換時鐘信號中的一個，由此將該選定的信號作為選擇時鐘信號輸出；和運算邏輯單元，其用于邏輯地組合該選擇時鐘信號與該內(nèi)部時鐘信號，以輸出該DLL源時鐘信號。
13.根據(jù)權(quán)利要求12的DLL，其中該選擇單元為該正常模式選擇該第一轉(zhuǎn)換時鐘信號，且為該省電模式選擇該第二轉(zhuǎn)換時鐘信號。
14.根據(jù)權(quán)利要求12的DLL，其中該時鐘分頻器包括除2時鐘分頻器。
15.根據(jù)權(quán)利要求12的DLL，其中該時鐘轉(zhuǎn)換單元包括時鐘轉(zhuǎn)換器，該時鐘轉(zhuǎn)換器周期性地選擇該第一轉(zhuǎn)換時鐘信號的一部分，以將該選定的時鐘信號作為該第二轉(zhuǎn)換時鐘信號輸出。
16.根據(jù)權(quán)利要求12的DLL，其中該時鐘轉(zhuǎn)換單元包括串聯(lián)連接的多個單元時鐘轉(zhuǎn)換器，其用于產(chǎn)生多個時鐘，所述多個時鐘中的每一個具有與其它時鐘不同的單元時鐘；和多個熔絲單元，其用于通過使所述多個熔絲中的選定熔絲熔斷，來選擇從所述多個單元時鐘轉(zhuǎn)換器輸出的時鐘中的一個。
17.根據(jù)權(quán)利要求12的DLL，其中該時鐘轉(zhuǎn)換單元包括串聯(lián)連接的多個單元時鐘轉(zhuǎn)換器，其用于產(chǎn)生多個時鐘，所述多個時鐘中的每一個具有與其它時鐘不同的單元時鐘；和多個選擇處理單元，其用于通過使用金屬選擇處理單元來選擇從所述多個單元時鐘轉(zhuǎn)換器輸出的時鐘中的一個。
18.根據(jù)權(quán)利要求12的DLL，其中該源時鐘產(chǎn)生單元包括參考時鐘產(chǎn)生單元，其用于通過執(zhí)行該內(nèi)部時鐘信號與源電壓的“與”運算，而產(chǎn)生參考時鐘信號。
19.根據(jù)權(quán)利要求18的DLL，其中該相位更新單元包括延遲線，其用于延遲該DLL源時鐘信號的相位，以輸出該DLL時鐘信號；偽延遲線，其具有實質(zhì)上與該延遲線的組成相同的組成；延遲復制模型，其用于按照該存儲裝置中的時鐘信號的延遲因子來模型化該偽延遲線的輸出信號，由此將該經(jīng)過模型化的信號作為反饋時鐘信號輸出；相位比較器，其用于比較該參考時鐘信號與該反饋時鐘信號，以檢測其間的相位差；和延遲控制器，其用于接收該相位比較器的輸出信號，以控制該延遲線和該偽延遲線的延遲量。
20.根據(jù)權(quán)利要求2的DLL，其中該源時鐘產(chǎn)生單元包括第一時鐘轉(zhuǎn)換單元；第二時鐘轉(zhuǎn)換單元；選擇單元，其用于基于該省電模式控制信號來選擇所述第一和第二時鐘轉(zhuǎn)換單元的輸出信號中的一個，由此將該選定信號作為選擇時鐘信號輸出；和運算邏輯單元，其用于邏輯地組合該選擇時鐘信號與該內(nèi)部時鐘信號，以輸出該DLL源時鐘信號。
21.根據(jù)權(quán)利要求20的DLL，其中該第一時鐘轉(zhuǎn)換單元通過轉(zhuǎn)換該內(nèi)部時鐘信號而產(chǎn)生第一轉(zhuǎn)換時鐘信號，以設(shè)定該正常模式中的該相位更新操作的持續(xù)時間；且該第二時鐘轉(zhuǎn)換單元通過轉(zhuǎn)換該第一轉(zhuǎn)換時鐘信號而產(chǎn)生第二轉(zhuǎn)換時鐘信號，以設(shè)定該省電模式中的該相位更新操作的持續(xù)時間。
22.根據(jù)權(quán)利要求21的DLL，其中該選擇單元為該正常模式選擇該第一轉(zhuǎn)換時鐘信號，且為該省電模式選擇該第二轉(zhuǎn)換時鐘信號。
23.根據(jù)權(quán)利要求21的DLL，其中該第一時鐘轉(zhuǎn)換單元包括除2時鐘分頻器。
24.根據(jù)權(quán)利要求21的DLL，其中該第二時鐘轉(zhuǎn)換單元包括時鐘轉(zhuǎn)換器，該時鐘轉(zhuǎn)換器周期性地選擇該第一轉(zhuǎn)換時鐘信號的一部分，以將該選定時鐘信號作為該第二轉(zhuǎn)換時鐘信號輸出。
25.根據(jù)權(quán)利要求21的DLL，其中該第二時鐘轉(zhuǎn)換單元包括串聯(lián)連接的多個單元時鐘轉(zhuǎn)換器，其用于產(chǎn)生多個時鐘，所述多個時鐘中的每一個具有與其它時鐘不同的單元時鐘；和多個熔絲單元，其用于通過使所述多個熔絲中的選定熔絲熔斷，來選擇從所述多個單元時鐘輸出的時鐘中的一個。
26.根據(jù)權(quán)利要求21的DLL，其中該第二時鐘轉(zhuǎn)換單元包括串聯(lián)連接的多個單元時鐘轉(zhuǎn)換器，其用于產(chǎn)生多個時鐘，所述多個時鐘中的每一個具有與其它時鐘不同的單元時鐘；和多個選擇處理單元，其用于通過使用金屬選擇處理單元來選擇從所述多個單元時鐘轉(zhuǎn)換器輸出的時鐘中的一個。
27.根據(jù)權(quán)利要求21的DLL，其中該源時鐘產(chǎn)生單元包括參考時鐘產(chǎn)生單元，其用于通過執(zhí)行該內(nèi)部時鐘信號與源電壓的“與”運算，而產(chǎn)生參考時鐘信號。
28.根據(jù)權(quán)利要求27的DLL，其中該相位更新單元包括延遲線，其用于延遲該DLL源時鐘信號的相位，以輸出該DLL時鐘信號；偽延遲線，其具有與該延遲線的組成實質(zhì)上相同的組成；延遲復制模型，其用于按照該存儲裝置中的時鐘信號的延遲因子來模型化該偽延遲線的輸出信號，由此將該經(jīng)過模型化的信號作為反饋時鐘信號輸出；相位比較器，其用于比較該參考時鐘信號與該反饋時鐘信號，以檢測其間的相位差；和延遲控制器，其用于接收該相位比較器的輸出信號，以控制該延遲線和該偽延遲線的延遲量。
29.一種用于產(chǎn)生具有正常模式和省電模式的存儲裝置的DLL時鐘的方法，包含以下步驟通過對外部時鐘進行緩沖而產(chǎn)生內(nèi)部時鐘信號；通過對該內(nèi)部時鐘信號進行分頻而產(chǎn)生第一分頻時鐘信號；基于該第一分頻時鐘信號而產(chǎn)生第二分頻時鐘信號；在該正常模式中，基于該第一分頻時鐘信號執(zhí)行DLL相位更新操作；和在該省電模式中，基于該第二分頻時鐘信號執(zhí)行DLL相位更新操作。
30.根據(jù)權(quán)利要求29的方法，其中產(chǎn)生該第二分頻時鐘信號的步驟包括對該第一分頻時鐘信號進行分頻。
31.根據(jù)權(quán)利要求29的方法，其中產(chǎn)生該第二分頻時鐘信號的步驟包括轉(zhuǎn)換該第一分頻時鐘信號。
32.根據(jù)權(quán)利要求29的方法，其中該第一分頻時鐘信號用于設(shè)定該正常模式中的該相位更新操作的持續(xù)時間。
33.根據(jù)權(quán)利要求29的方法，其中該第二分頻時鐘信號用于設(shè)定該省電模式中的該相位更新操作的持續(xù)時間。
34.根據(jù)權(quán)利要求29的方法，其中基于該第一分頻時鐘信號執(zhí)行該DLL相位更新操作的步驟包括通過執(zhí)行該內(nèi)部時鐘信號與源電壓的“與”運算，而產(chǎn)生參考時鐘信號；通過執(zhí)行該內(nèi)部時鐘信號與該第一分頻時鐘信號的“與”運算，而產(chǎn)生DLL源時鐘信號；通過用該存儲裝置的延遲因子模型化該DLL源時鐘信號，而產(chǎn)生反饋時鐘信號；和通過比較該反饋時鐘信號與該參考時鐘信號，來控制該DLL源時鐘信號的延遲量。
35.根據(jù)權(quán)利要求29的方法，其中所述基于該第二分頻時鐘信號執(zhí)行該DLL相位更新操作的步驟包括通過執(zhí)行該內(nèi)部時鐘信號與源電壓的“與”運算，而產(chǎn)生參考時鐘信號；通過執(zhí)行該內(nèi)部時鐘信號與該第二分頻時鐘信號的“與”運算，而產(chǎn)生DLL源時鐘信號；通過用該存儲裝置的延遲因子模型化該DLL源時鐘信號，而產(chǎn)生反饋時鐘信號；及通過比較該反饋時鐘信號與該參考時鐘信號，來控制該DLL源時鐘信號的延遲量。
全文摘要
一種具有正常模式和省電模式的存儲裝置的DLL包括用于對外部時鐘信號進行緩沖以輸出內(nèi)部時鐘信號的時鐘緩沖器。省電模式控制器響應于時鐘啟用信號而產(chǎn)生省電模式控制信號，以限定該正常模式或該省電模式。源時鐘產(chǎn)生單元接收該內(nèi)部時鐘信號，以在該省電模式控制信號的控制下產(chǎn)生DLL源時鐘信號。相位更新單元基于該DLL源時鐘信號執(zhí)行相位更新操作，以輸出DLL時鐘信號。
文檔編號G11C11/406GK1941170SQ20061010873
公開日2007年4月4日 申請日期2006年8月10日 優(yōu)先權(quán)日2005年9月29日
發(fā)明者崔勛, 李在真 申請人:海力士半導體有限公司