專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種對應(yīng)于讀命令將存儲器單元陣列中所保持的數(shù)據(jù)傳送到外部的半導(dǎo)體存儲裝置，特別是一種具有預(yù)取給定位數(shù)的數(shù)據(jù)并存儲到輸出緩存電路中，依次從輸出緩存電路向外部傳送的結(jié)構(gòu)的半導(dǎo)體存儲裝置。
背景技術(shù)：
近年來，在使用DRAM等半導(dǎo)體存儲裝置的系統(tǒng)的控制時，要求與外部之間的高速數(shù)據(jù)傳送。例如DDR(Double Data Rate)方式的SDRAM(Synchronous Dynamic Random Access Memory)，與外部時鐘的上升沿及下降沿雙方同步，實現(xiàn)了更高速的數(shù)據(jù)傳送。一般來說，在DRAM的數(shù)據(jù)讀取時，從讀命令的發(fā)送到實際向外部輸出讀取數(shù)據(jù)的訪問時間，由外部時鐘的給定周期數(shù)來決定。預(yù)先將此時的外部時鐘的周期數(shù)設(shè)為CAS等待(latency)時間，從接收到讀取命令時開始經(jīng)過了相當(dāng)于CAS等待時間的周期數(shù)的時間后，將讀取數(shù)據(jù)傳送給外部。近年來，由于外部時鐘的高速化快速發(fā)展，因此CAS等待時間也有增大的傾向。
一般來說，由于DRAM中的內(nèi)部動作的高速化有界限，為了調(diào)整內(nèi)部動作的數(shù)據(jù)與向外部的高速傳送速度，而采用讀出地址連續(xù)的多個數(shù)據(jù)并預(yù)取給定位數(shù)，并行傳送給輸出緩存電路并保持的結(jié)構(gòu)(例如參照特開2001-243770號公報)。例如，進(jìn)行控制，將所預(yù)取的多個位的數(shù)據(jù)預(yù)先放在輸出緩存電路中，在上述訪問時間到來時，與外部時鐘同步，進(jìn)行串行傳送的控制。通過這樣，能夠?qū)⑼獠康膫魉退俣认鄬?nèi)部動作的速度提高數(shù)倍。
另外，讀動作還有以給定的間隔更新地址，一個個讀出數(shù)據(jù)并向外部連續(xù)輸出的成組(burst)讀。如果執(zhí)行這樣的成組讀，就有可能產(chǎn)生先發(fā)出的讀命令的對象數(shù)據(jù)仍保持在輸出緩存電路中時，進(jìn)一步取得了其后發(fā)出的讀命令的對象數(shù)據(jù)的狀態(tài)。因此，為了防止輸出緩存電路的重寫所引起的誤動作，需要使用多級FIFO緩存構(gòu)成輸出緩存電路，將被輸入的數(shù)據(jù)保持給定時間，并進(jìn)行控制，按照輸入順序依次輸出。
一般來說，對DRAM的訪問，要求包括外部時鐘的頻率等，適合多樣的動作條件。這種情況下，上述FIFO緩存的級數(shù)或CAS等待時間的值，必須保證在最差的動作條件下也能夠正常動作。例如，在成組讀動作時，外部時鐘的頻率越低，訪問時間就越長，另外，給輸出緩存電路傳送數(shù)據(jù)的時刻相對變早。因此，需要即使在這種動作狀態(tài)下，輸出緩存電路也能夠可靠地保持?jǐn)?shù)據(jù)。與此相對，如果外部時鐘的頻率升高，在同樣的條件下，給輸出緩存電路傳送數(shù)據(jù)的時刻相對訪問時間變晚，因此輸出緩存電路中應(yīng)當(dāng)保持的數(shù)據(jù)大小可以比本來小。因此，在構(gòu)成了適于大頻率范圍的外部時鐘的最差動作條件的輸出緩存電路的情況下，用于數(shù)據(jù)保持的無用電路增加。這種情況下，輸出緩存電路的無用電路，特別是在使用高速的外部時鐘時成為問題，輸出緩存電路中進(jìn)行動作的電路增大，并且控制信號線也增加。這些要因結(jié)合起來，導(dǎo)致了特別是在DRAM的高速訪問時的消耗電流的增大這一問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種在對應(yīng)于外部時鐘的頻率等動作條件變動的情況下，能夠切換輸出緩存電路中所含有的鎖存(latch)電路的位數(shù)，保證低速訪問時的可靠的動作，排除無用的電路動作，抑制高速訪問時的消耗電流的增大的半導(dǎo)體存儲裝置。
本發(fā)明的半導(dǎo)體存儲裝置，具有傳送控制電路，其對應(yīng)于讀命令預(yù)取存儲器陣列中所保持的給定位數(shù)的數(shù)據(jù)，與內(nèi)部時鐘同步，將作為上述預(yù)取的數(shù)據(jù)的傳送單位的L位部分并行傳送給內(nèi)部總線；以及輸出緩存電路，其包含有分別保持從上述內(nèi)部總線被輸入的上述L位的各個位的L個FIFO緩存，與外部時鐘同步，從上述L個FIFO緩存的各個中按照輸入順序取出保持?jǐn)?shù)據(jù)，并行傳送到外部；上述L個FIFO緩存的每一，分別具有將依次輸入的M位的數(shù)據(jù)鎖存起來的M位鎖存電路，與將依次輸入的N(N＞M)位的數(shù)據(jù)鎖存起來的N位鎖存電路，能夠有選擇地切換上述M位鎖存電路的路徑與上述N位電路的路徑。
本發(fā)明的半導(dǎo)體存儲裝置，一旦發(fā)出讀命令，便將從存儲器陣列預(yù)取的數(shù)據(jù)的L位部分，經(jīng)內(nèi)部總線并行傳送給輸出緩存電路，經(jīng)M位鎖存電路或N位鎖存電路中的任一個串行傳送給外部。由于經(jīng)由內(nèi)部總線的L位的并行傳送，變?yōu)橄蛲獠康拿?位的串行傳送，因此與外部的傳送速度相比，內(nèi)部總線的傳送速度只需要是其L分之1。這種情況下，取得傳送數(shù)據(jù)的輸出緩存電路中，由于能夠?qū)?yīng)于動作條件切換M位鎖存電路或N位鎖存電路，因此在使用電路規(guī)模較小的M位鎖存電路的情況下，能夠降低伴隨著成組讀動作的消耗電流，在使用能夠保持更多位的N位鎖存電路的情況下，能夠可靠地防止因訪問時間的變動等所引起的誤動作。
本發(fā)明中，可以讓上述M為1，上述M位鎖存電路是依次鎖存被輸入的1位的數(shù)據(jù)的1位鎖存數(shù)據(jù)。
本發(fā)明中，還可以具有根據(jù)對應(yīng)上述讀命令的訪問時間，生成2值的判定信號的判定電路；上述輸出緩存電路，對應(yīng)于上述判定信號，切換上述1位鎖存電路的路徑與上述N位鎖存電路的路徑。
本發(fā)明中，還可以讓上述判定信號表示上述訪問時間與給定的設(shè)定值之間的大小關(guān)系，上述輸出緩存電路，對應(yīng)于上述判定信號，在上述訪問時間沒達(dá)到上述設(shè)定值時，切換到上述M位鎖存電路的路徑，在上述訪問時間超過了上述設(shè)定值時，切換到上述N位鎖存電路的路徑。
通過該構(gòu)成，在使用高速時鐘，訪問時間縮短時，切換到電路規(guī)模較小的M位鎖存電路的路徑，能夠?qū)崿F(xiàn)消耗電流的降低，在使用低速時鐘，訪問時間延長時，切換到能夠保持相對多的數(shù)據(jù)的N位鎖存電路的路徑，能夠?qū)崿F(xiàn)誤動作的防止。
本發(fā)明中，可以讓上述訪問時間，被規(guī)定為上述外部時鐘的周期與CAS等待時間相乘所得到的時間。
本發(fā)明中，可以讓上述判定電路，根據(jù)發(fā)出了模式(mode)寄存器的設(shè)定命令后的最初的讀命令所對應(yīng)的上述訪問時間，生成上述判定信號。
本發(fā)明中，可以讓上述傳送控制電路，預(yù)取與連續(xù)的給定地址數(shù)相對應(yīng)的上述給定位數(shù)的數(shù)據(jù)，作為成組讀動作的對象。
本發(fā)明中，可以讓上述傳送控制電路，預(yù)取對應(yīng)于連續(xù)的2L地址的2L位的數(shù)據(jù)，將該2L位分成兩份，并將上述L位部分并行傳送給上述內(nèi)部總線。
本發(fā)明中，可以讓上述L為4，包含有上述4個FIFO緩存構(gòu)成上述輸出緩存電路。
本發(fā)明中，可以讓上述N為6，上述N位鎖存電路是依次鎖存被輸入的6位的數(shù)據(jù)的6位鎖存數(shù)據(jù)。
本發(fā)明中，可以讓上述輸出緩存電路，與上述外部時鐘的上升沿與下降沿同步，進(jìn)行上述串行傳送。
本發(fā)明中，可以具有設(shè)有P位的I/O數(shù)的構(gòu)成，并列配置有P個上述傳送控制電路以及P個上述輸出緩存電路。
通過如上所述的本發(fā)明，實現(xiàn)了將從存儲器陣列預(yù)取的數(shù)據(jù)的L位部分并行傳送給內(nèi)部總線，該數(shù)據(jù)的各個位分別保持在各個FIFO緩存中，按照輸入順序取出，串行傳送到外部，各個FIFO緩存有選擇地切換N位或M位鎖存電路的路徑的構(gòu)成。因此，在對應(yīng)于半導(dǎo)體存儲裝置的動作條件，選擇電路規(guī)模較小的M位鎖存電路的路徑的情況下，能夠降低消耗電流，在選擇保持?jǐn)?shù)據(jù)的大小較大的N位鎖存電路的路徑的情況下，能夠確保動作余裕(margin)，防止誤動作。另外，通過生成根據(jù)訪問時間的判定信號，能夠自動切換M位鎖存電路的路徑與N位鎖存電路的路徑，實現(xiàn)最佳的成組讀動作。


圖1為表示本實施方式的DRAM的概要構(gòu)成的框圖。
圖2為表示對應(yīng)傳送數(shù)據(jù)的傳送路徑的要部結(jié)構(gòu)的框圖。
圖3為表示輸出緩存電路的FIFO緩存30的具體電路結(jié)構(gòu)的圖。
圖4為表示6位鎖存電路的各級鎖存電路的電路結(jié)構(gòu)的圖。
圖5為表示輸出緩存電路的FIFO緩存31的具體電路結(jié)構(gòu)的圖。
圖6為表示輸出緩存電路的FIFO緩存32的具體電路結(jié)構(gòu)的圖。
圖7為表示輸出緩存電路的FIFO緩存33的具體電路結(jié)構(gòu)的圖。
圖8為表示在輸出緩存電路中設(shè)定1位鎖存電路的路徑的情況下的動作波形圖。
圖9為表示在輸出緩存電路中設(shè)定6位鎖存電路的路徑的情況下的動作波形圖。
圖10為表示tAA判定電路的具體電路結(jié)構(gòu)的圖。
圖11為使用高速的時鐘的情況下的tAA判定電路的動作波形圖。
圖12為使低速的時鐘的情況下的tAA判定電路的動作波形圖。
具體實施例方式
下面對照附圖對本發(fā)明的實施方式進(jìn)行具體說明。本實施方式中，對作為半導(dǎo)體存儲裝置的DRAM使用本發(fā)明的情況進(jìn)行說明。特別是在DRAM中，對與外部時鐘的上升沿及下降沿同步進(jìn)行動作的DDR方式的SDRAM使用本發(fā)明，特別有效。
圖1為表示本實施方式的DRAM的概要結(jié)構(gòu)的框圖。圖1所示的DRAM具有存儲數(shù)據(jù)的存儲器陣列10、其周邊的行解碼器11、讀出放大部12、列解碼器13、保持地址的行地址緩存14以及列地址緩存15、控制DRAM全體的動作的控制電路16、傳送在存儲器陣列10與外部之間輸入輸出的數(shù)據(jù)的輸入緩存電路17以及輸出緩存電路18。另外，實際上本實施方式的DRAM還包含有很多其他構(gòu)成要素，但圖1中只示出了與本發(fā)明的功能相關(guān)聯(lián)的構(gòu)成要素。
圖1中，存儲器陣列10，由形成在矩陣狀設(shè)置的多根字線與多根位線的交叉部中的多個存儲器單元構(gòu)成。讀/寫動作時所訪問的存儲器單元，對應(yīng)于通過行解碼器11所選擇的字線與通過列解碼器13所選擇的位線來設(shè)定。行地址緩存14中保持對應(yīng)行解碼器11所選擇的字線的行地址，同時，列地址緩存15中保持對應(yīng)列解碼器13所選擇的位線的列地址。該行地址緩存14與列地址緩存15各自保持的地址，能夠由外部輸入的地址信號來設(shè)定。
控制電路16對應(yīng)于被輸入的外部命令，向DRAM各部發(fā)送給定的控制信號，控制各個的動作。輸入給控制電路16的外部命令，根據(jù)/RAS信號、/CAS信號、/WE信號、/CS信號的各個組合模式來規(guī)定，通過控制電路16的命令解碼器(未圖示)判斷外部命令的種類。另外，控制電路16中被加載了以給定頻率互相反轉(zhuǎn)了相位的時鐘CLK、/CLK作為外部時鐘，被控制為與時鐘CLK、/CLK的上升沿或下降沿同步進(jìn)行動作。另外，控制信號CKE為切換時鐘CLK、/CLK的有效、無效的信號。
如果輸入寫命令作為外部命令，便將經(jīng)DQ端子從外部輸入的數(shù)據(jù)依次保持在輸入緩存電路17中，以給定的時序?qū)懭氲酱鎯﹃嚵?0中。另外，如果輸入了讀命令作為外部命令，便由讀出放大部12讀出保持在存儲器陣列10中的數(shù)據(jù)并放大之后，傳送給輸出緩存電路18并依次鎖存，在給定的時刻經(jīng)DQ端子傳送給外部。另外，雖然圖1中未顯示，但輸入緩存電路17以及輸出緩存電路18與存儲器陣列10之間，設(shè)有傳送動作所需要的各種電路以及內(nèi)部總線。
接下來，對經(jīng)由存儲器陣列10、輸出緩存電路18、DQ端子傳送給外部的數(shù)據(jù)的傳送動作與電路結(jié)構(gòu)進(jìn)行說明。圖2為表示對應(yīng)讀對象數(shù)據(jù)的傳送路徑的要部結(jié)構(gòu)的框圖。本實施方式中，采用在對存儲器陣列10的成組讀動作時，將對應(yīng)連續(xù)的多個地址數(shù)的多個位的數(shù)據(jù)預(yù)取出來并并行傳送給輸出緩存18，通過這樣，能夠?qū)?yīng)外部的高速傳送速度來降低內(nèi)部的傳送速度的構(gòu)成。
圖2中，通過從列解碼器13所輸出的8個選擇信號YS(YS0～YS7)，選擇讀出放大部12中含有的連續(xù)的8個讀出放大器SA。從存儲器陣列10的8個存儲器單元所讀出的8位的數(shù)據(jù)，經(jīng)相補(bǔ)位線對，由8個讀出放大器SA同時放大。這樣，本實施方式中采用8位預(yù)取，將連續(xù)的8地址的8位的數(shù)據(jù)作為對象，進(jìn)行傳送動作。
從8個讀出放大器SA所輸出的8位的數(shù)據(jù)，被分別與其相連接的8個數(shù)據(jù)放大器20a、20b放大之后，輸入給選擇器21。選擇器21中，將前半的4個數(shù)據(jù)放大器20a的輸出輸出給4個緩存22，同時將后半的4個數(shù)據(jù)放大器20b的輸出輸出給延遲部23。通過這樣，交互選擇經(jīng)由數(shù)據(jù)放大器20a的4位的數(shù)據(jù)，與經(jīng)由數(shù)據(jù)放大器20b的4位的數(shù)據(jù)，從而將每4位數(shù)據(jù)以不同的時序經(jīng)緩存22發(fā)送給讀寫總線RWB。也即，讀寫總線RWB中，將預(yù)取的8位分成兩份，經(jīng)讀寫總線RWB并行傳送4位。因此，讀寫總線RWB的傳送動作，由為外部的傳送速度的4分之1的內(nèi)部時鐘進(jìn)行控制。如上所述，DRAM中用來在讀寫總線RWB中并行傳送數(shù)據(jù)的圖2的結(jié)構(gòu)，起到本發(fā)明的傳送控制機(jī)構(gòu)的作用。另外，讀寫總線RWB，共用作讀出時與寫入時的數(shù)據(jù)的傳送路徑，但本實施方式中只對讀取時的數(shù)據(jù)的傳送動作進(jìn)行說明。
經(jīng)讀寫總線RWB并行傳送的4位的數(shù)據(jù)，獲取到輸出緩存電路18中。如圖2所示，輸出緩存電路18由4個FIFO緩存30、31、32、33、選擇器34、緩存35構(gòu)成。4個FIFO緩存30～33，是輸入經(jīng)由讀寫總線RWB并行傳送的4位的各個位，保持給定時間之后，按照輸入順序依次取出的電路。如后所述，F(xiàn)IFO緩存30～33，能夠選擇切換1位鎖存電路或6位鎖存電路中的任一個。關(guān)于各個FIFO緩存30～33的具體構(gòu)成及動作將在后面說明。輸出緩存電路18與確定傳送時序的時鐘LCLK的上升沿以及下降沿同步，一位位將傳送數(shù)據(jù)傳送到外部。另外，時鐘LCKL具有與外部時鐘CLK相同的頻率。
輸出緩存電路18，被tAA判定電路19供給判定信號DET。該tAA判定電路19判定對讀取對象數(shù)據(jù)的訪問時間tAA，生成表示訪問時間tAA是否超過了給定時間的2值的判定信號DET。訪問時間tAA用來規(guī)定從指定地址的讀命令發(fā)出開始，到該地址的開頭數(shù)據(jù)被傳送到外部的時間，通常換算成時鐘CLK的周期數(shù)來表示。輸出緩存電路18中，具有上述各個FIFO緩存30～33對應(yīng)于判定信號DET切換1位鎖存電路與6位鎖存電路的結(jié)構(gòu)。關(guān)于tAA判定電路18的具體構(gòu)成及動作，將在后面說明。
接下來，對照圖3與圖4，對FIFO緩存30的具體電路結(jié)構(gòu)進(jìn)行說明。如圖3所示，F(xiàn)IFO緩存30大體上包括1位鎖存電路40、6位鎖存電路41、以及選擇器42。1位鎖存電路40將對經(jīng)由讀寫總線RWB的輸入數(shù)據(jù)Din的1次傳送動作的1位鎖存起來，以給定的時序輸出。另外，6位鎖存電路41，將對同樣的輸入數(shù)據(jù)Din的6次傳送動作的總計6位鎖存起來，并按照鎖存的順序以給定的時序輸出。選擇器42對應(yīng)于tAA判定電路18的判定信號DET，選擇切換1位鎖存電路40與6位鎖存電路41中的任一個路徑，輸出一體的輸出信號Dout。
1位鎖存電路40由兩個反相器(inverter)所構(gòu)成的輸入側(cè)開關(guān)部101，以及兩個反相器的輸入輸出互相連接的寄存部102構(gòu)成。開關(guān)部101中被加載控制信號CLK0，進(jìn)行控制，在控制信號CLK0為高電平時，讓輸入數(shù)據(jù)Din通過，在控制信號CLK0為低電平時，將輸入數(shù)據(jù)Din截止。該控制信號CLK0，是在發(fā)出讀寫命令后的給定時刻起動，每兩個周期輸出的脈沖。寄存部102保持通過了開關(guān)部101的1位的輸入數(shù)據(jù)Din，之后在開關(guān)部101斷開的情況下，也能夠穩(wěn)定地繼續(xù)保存高電平或低電平的保持?jǐn)?shù)據(jù)DLa。
6位鎖存電路41通過6級的鎖存電路50～55連接而成。圖4為表示各級鎖存電路50～55的電路結(jié)構(gòu)的圖。如圖4所示，鎖存電路50～55分別由輸入側(cè)開關(guān)部201、寄存部202、以及輸出側(cè)開關(guān)部203構(gòu)成。開關(guān)部201、203與上述開關(guān)部101具有同樣的電路結(jié)構(gòu)，寄存部202具有與上述寄存部102同樣的電路結(jié)構(gòu)。輸入數(shù)據(jù)Din經(jīng)由開關(guān)部101與反相器108，輸入給各級的輸入側(cè)開關(guān)部201。另外，各級的輸出側(cè)開關(guān)部203與選擇器42一體連接。
按照6級的鎖存電路50～55的順序，將選擇信號SELa<0>～SELa<5>加載給輸入側(cè)的各個開關(guān)部201，并且將選擇信號SELb<0>～SELb<5>加載給輸出側(cè)的各個開關(guān)部203。例如，第一級的鎖存電路50中的輸入輸出側(cè)的開關(guān)部201、203，在選擇信號SELa<0>、SELb<0>為高電平時變?yōu)閷?dǎo)通狀態(tài)，另外，在選擇信號SELa<0>、SELb<0>為低電平時變?yōu)榻刂範(fàn)顟B(tài)。第2級以后的鎖存電路50～55，也按照同樣的控制切換導(dǎo)通狀態(tài)或截止?fàn)顟B(tài)。
6級的鎖存電路50～55的各個寄存部202中，穩(wěn)定地保持通過了各個開關(guān)部201的1位的保持?jǐn)?shù)據(jù)DLb<0>～DLb<5>。這種情況下，對應(yīng)于輸入數(shù)據(jù)Din的取得時序，依次將選擇信號SELa<0>～SELa<5>在不同的時刻設(shè)為高電平，通過這樣能夠?qū)?次的傳送動作的6位數(shù)據(jù)鎖存在各個鎖存電路50～55中。同樣，通過依次將選擇信號SELb<0>～SELb<5>在不同的時刻設(shè)為高電平，能夠?qū)⑸鲜?位數(shù)據(jù)以鎖存的時序從鎖存電路50～55輸出。
圖3中，選擇器42由兩個開關(guān)部103、104構(gòu)成。一方的開關(guān)部103對應(yīng)于從NAND電路105所輸出的控制信號進(jìn)行切換，讓1位鎖存電路40的輸出信號通過或截止。另一方的開關(guān)部104對應(yīng)于從NAND電路106所輸出的控制信號進(jìn)行切換，讓6位鎖存電路41的輸出信號通過或截止。從選擇器42有選擇地輸出經(jīng)由開關(guān)部103的數(shù)據(jù)，與經(jīng)由開關(guān)部104的數(shù)據(jù)，兩者作為輸出數(shù)據(jù)Dout發(fā)送到外部。
NAND電路105中，一端被輸入判定信號DET，另一端被輸入控制信號CLK0R。NAND電路106中，一端經(jīng)由反相器107被輸入判定信號DET的反相信號，另一端被輸入控制信號CLK0R。該控制信號CLK0R是與來自輸出緩存電路19的傳送時序聯(lián)動的脈沖，此后每2周期進(jìn)行輸出的脈沖。這里，開關(guān)部103與開關(guān)部104，相對判定信號DET呈反邏輯。也即，在控制信號CLK0R的低電平期間，判定信號DET為低電平時開關(guān)部103為截止?fàn)顟B(tài)，而開關(guān)部104為導(dǎo)通狀態(tài)，判定信號DET為高電平時，開關(guān)部103為導(dǎo)通狀態(tài)，而開關(guān)部104為截止?fàn)顟B(tài)。這樣，F(xiàn)IFO緩存30中，通過選擇器42的控制，在判定信號DET為高電平的情況下，選擇1位鎖存電路40的路徑，在判定信號DET為低電平的情況下，選擇6位鎖存電路41的路徑。
接下來，對照圖5～圖7，對其他三個FIFO緩存31、32、33的具體電路結(jié)構(gòu)進(jìn)行說明。FIFO緩存31～33的電路結(jié)構(gòu)，與圖3的FIFO緩存30大體上相同。因此，給圖5～圖7的各個電路結(jié)構(gòu)中，與圖3的FIFO緩存相同的構(gòu)成要素標(biāo)注相同的符號，省略其說明。另外，如圖5～圖7所示，選擇器42的輸出側(cè)，F(xiàn)IFO緩存31中設(shè)有輸出側(cè)電路61，F(xiàn)IFO緩存32中設(shè)有輸出側(cè)電路62，F(xiàn)IFO緩存33中設(shè)有輸出側(cè)電路63。
各個FIFO緩存31～33的輸出側(cè)電路61～63，均由寄存部301、開關(guān)部302、以及反相器303構(gòu)成。并且，經(jīng)反相器303給開關(guān)部302分別加載不同的控制信號。也即，圖5的輸出側(cè)電路61中加載控制信號CLK1F，圖6的輸出側(cè)電路62中加載控制信號CLK2R，圖7的輸出側(cè)電路63中加載控制信號CLK3F。
各個輸出側(cè)電路61～63中，從選擇器42所輸出的信號被輸入給寄存部301，穩(wěn)定地保持低電平或高電平的1位數(shù)據(jù)。并且，開關(guān)部302在對應(yīng)的控制信號CLK1F、CLK2R、CLK3F為高電平時變?yōu)閷?dǎo)通狀態(tài)，低電平時變?yōu)榻刂範(fàn)顟B(tài)。因此，通過適當(dāng)控制各個控制信號CLK1F、CLK2R、CLK3F變?yōu)楦唠娖降臅r序，就能夠?qū)碜?個FIFO緩存30～33的輸出信號Dout調(diào)整為分別稍有不同的時序。
例如，能夠讓FIFO緩存30、32與時鐘LCLK的上升沿同步，F(xiàn)IFO緩存31、33與時鐘LCLK的下降沿同步。這種情況下，在相當(dāng)于時鐘CLK的2周期的期間內(nèi)，能夠讓4個FIFO緩存30～33的各個輸出Dout循環(huán)一周。另外，關(guān)于各個FIFO緩存30～33的動作時的動作波形，將在后面說明。
接下來回到圖2，F(xiàn)IFO緩存30～33的各個輸出信號Dout，輸入給選擇器34。選擇器34中，根據(jù)與時鐘CLK的同步關(guān)系，切換控制一體化的FIFO緩存30、32的輸出信號Dout，與一體化的FIFO緩存31、33的輸出信號Dout。另外，從選擇器34所輸出的信號，經(jīng)緩存35串行傳送，從DQ端子傳送到外部。
另外，圖2的要部構(gòu)成中，只示出了1系統(tǒng)的傳送路徑以及1個輸出緩存電路18，但需要對應(yīng)于DRAM的位結(jié)構(gòu)的多個傳送路徑與多個輸出緩存電路18。例如，如果以I/O數(shù)為16位的結(jié)構(gòu)為前提，則圖2的要部構(gòu)成中，需要設(shè)置16系統(tǒng)的傳送路徑與16個輸出緩存電路18。如果著眼于6位鎖存電路41，則由于1個輸出緩存電路18中保持有6×4＝24位的數(shù)據(jù)，因此16位(I/O數(shù))構(gòu)成中全部保持有24×16＝384位數(shù)據(jù)。另外，并不僅限于16位(I/O數(shù))構(gòu)成，還可以對I/O數(shù)為P位的構(gòu)成的DRAM，設(shè)置P個輸出緩存18，使用本發(fā)明。
本實施方式中，如前所述，輸出緩存電路18的動作模式，具有將傳送數(shù)據(jù)的路徑切換到1位鎖存電路40側(cè)的動作模式，與切換到6位鎖存電路41側(cè)的動作模式。動作模式的切換，在tAA判定電路19中對應(yīng)于訪問時間tAA與給定的設(shè)定值的大小關(guān)系來控制，在訪問時間tAA沒達(dá)到給定的設(shè)定時間時，設(shè)定1位鎖存電路40的路徑，在訪問時間tAA超過了給定的設(shè)定時間時，設(shè)定6位鎖存電路41的路徑。
例如，在給時鐘CLK的周期乘以CAS等待時間，規(guī)定訪問時間tAA的情況下，對于高速的時鐘CLK，訪問時間tAA變短，對于低速的時鐘CLK，訪問時間tAA變長。以下，對使用高速的時鐘CLK設(shè)定1位鎖存電路40的路徑情況，與使用低速的時鐘CLK設(shè)定6位鎖存電路41的路徑的情況的動作的不同進(jìn)行說明。
圖8中，示出了使用周期1.25ns的高速的時鐘CLK，在輸出緩存電路18中設(shè)定1位鎖存電路40的路徑的情況下的動作波形圖。給時鐘CLK的各個周期標(biāo)注編號0～15，表示周期數(shù)的推移。以在周期0發(fā)出讀命令RD作為外部命令，此后每4周期依次發(fā)出讀命令的成組讀動作為前提。如圖8所示，對應(yīng)于各個讀命令RD，其兩個周期后輸出對應(yīng)于解碼結(jié)果的命令信號MR的脈沖。進(jìn)而，從命令信號MR開始經(jīng)過了給定時間后，選擇指定地址的位線的選擇信號YS上升。通過這樣，選擇作為讀出對象的連續(xù)的8地址的位線，對應(yīng)的存儲單元的數(shù)據(jù)被8個讀出放大器SA放大。
接下來，8位的數(shù)據(jù)發(fā)送給數(shù)據(jù)放大器20a、20b，其輸出信號DA在周期7輸出。之后，經(jīng)過選擇器21、緩存22、延遲部23被分為4位，前4位數(shù)據(jù)在周期8被傳送給讀寫總線RWB。另外，后4位數(shù)據(jù)在周期10被傳送給讀寫總線RWB。
另外，圖8中將各4位的數(shù)據(jù)表示為0123、4567。此后也對應(yīng)于后繼的讀命令RD，將每4位的數(shù)據(jù)表示為89AB、CDEF。
傳送開頭的數(shù)據(jù)0123的時序之后，控制信號CLK0的脈沖上升。通過這樣，數(shù)據(jù)0123的各個位分配給FIFO緩存30～33，分別通過1位鎖存電路40的開關(guān)部101。這里，控制信號CLK0的脈沖時序，依賴于DRAM核心的動作速度設(shè)定。另外，由于判定信號DET為高電平，因此1位鎖存電路40中將各個1位數(shù)據(jù)作為保持?jǐn)?shù)據(jù)DLa(數(shù)據(jù)0123的各位)鎖存起來。此時，圖8中示出了在時序T0中開頭的數(shù)據(jù)0123被鎖存的狀態(tài)。
這里，對4個FIFO緩存30～33所加載的4個控制信號CLK0R、CLK1F、CLK2R、CLK3F，其時序依次每次錯開時鐘CLK的半周期。也即，時序T1中最初的時鐘CLK0R的脈沖上升之后，半周期后時鐘CLK1F的脈沖上升，1周期后時鐘CLK2R的脈沖上升，1.5周期后時鐘CLK3F的脈沖上升。這樣，4位數(shù)據(jù)0123的各個位，按照FIFO緩存30、31、32、33的順序，以上述時序輸出。
對后繼的4位數(shù)據(jù)4567也通過同樣的時序進(jìn)行控制，因此傳送對象的8位數(shù)據(jù)01234567，與時鐘CLK的上升/下降沿同步，從DQ端子串行傳送。進(jìn)而對后繼的讀命令RD也重復(fù)同樣的控制，通過這樣，能夠在成組讀完成之前，重復(fù)給定位數(shù)的數(shù)據(jù)，從DQ端子串行傳送。
圖8中可以得知，從周期0中發(fā)出最初的讀命令RD之后，到在周期10中從DQ端子輸出開頭的位0之間，需要10周期的訪問時間tAA。這種情況下，計算出tAA＝10×1.25ns＝12.5ns。這樣，在訪問時間tAA到來的時序中，只將數(shù)據(jù)0123傳送給輸出緩存18，后繼的數(shù)據(jù)4567的傳送沒有開始。也即，由于對訪問時間tAA，將到控制信號CLK0的第2次上升沿的時間設(shè)定地較晚，因此確保了從控制信號CLK0R的下降沿到控制信號CLK0的上升沿之間的時間tm。這里，時間tm是1位鎖存電路40的動作余裕(margin)。這樣的情況下，由于各個FIFO緩存30～33中保持1位就可以，因此設(shè)定1位鎖存電路40的路徑。
接下來，圖9中示出了將上述的時鐘CLK低速化，使用2倍的周期2.5ns的時鐘CLK，在輸出緩存電路18中設(shè)定6位鎖存電路41的路徑的情況下的動作波形圖。圖9中，由于通過與圖8相同的寬度表示時鐘CLK的各個周期，因此實際的時間軸為圖8的兩倍。這種情況下，基于最初的讀命令RD，與此后的每4周期依次發(fā)出讀命令RD的成組讀的動作，也與圖8一樣。
如圖9所示，輸出列解碼器13的選擇信號YS、數(shù)據(jù)放大器20a、20b的輸出信號DA的時序，以及讀寫總線RWB中的最初的4位的傳送時序，需要與圖8相同程度的時間，但周期數(shù)減半。從圖9可以得知，第2個讀命令RD的發(fā)出時刻，經(jīng)過了讀寫總線RWB的最初的數(shù)據(jù)0123向輸出緩存電路18的傳送動作尚未完成。另外，計算出訪問時間tAA為tAA＝10×2.5ns＝25ns，但與圖8不同，在訪問時間tAA的到達(dá)時刻之前，至少先行了控制信號CLK0的4次上升沿。這種情況下，如果各個FIFO緩存30～33中保持1位數(shù)據(jù)，就會來不及，因此設(shè)定6位鎖存電路41的路徑。
圖9中，控制信號CLK0R，與4位數(shù)據(jù)的傳送時序同步上升，各個位分配給FIFO緩存30～33。各個FIFO緩存30～33的6位鎖存電路41中，控制為讓6級鎖存電路50～55依次變?yōu)閷?dǎo)通狀態(tài)。因此，輸入側(cè)的選擇信號SELa<0:5>每2周期進(jìn)行切換，依次變?yōu)楦唠娖健?br> 4個FIFO緩存30～33中，將開頭的數(shù)據(jù)0123的各個位作為第一級的各個鎖存電路50的保持?jǐn)?shù)據(jù)DLb<0>鎖存起來之后，過兩個周期，將第2個數(shù)據(jù)4567的各個位作為第2級的各個鎖存電路51的保持?jǐn)?shù)據(jù)DLb<1>鎖存起來，之后也一樣，每隔兩個周期將各個數(shù)據(jù)依次鎖存到鎖存電路50～55中。
周期9之后，輸出控制信號CLK0R與輸出側(cè)的選擇信號SELb<0:5>。這種情況下也一樣，每兩周期切換選擇信號SELb<0:5>，4個FIFO緩存30～33中，按照鎖存順序輸出各個鎖存電路50～55的保持?jǐn)?shù)據(jù)DLb<0>～DLb<5>。各個4位數(shù)據(jù)經(jīng)FIFO緩存器30～33的選擇器42，作為輸出數(shù)據(jù)Dout輸出。對各個讀命令RD也重復(fù)同樣的控制，通過這樣，傳送對象數(shù)據(jù)與時鐘CLK的上升/下降沿同步，從DQ端子串行傳送到外部。
接下來，對tAA判定電路19的構(gòu)成與動作，以及作為判定信號DET的比較基準(zhǔn)的設(shè)定值的條件進(jìn)行說明。圖10中示出了tAA判定電路19的具體電路結(jié)構(gòu)。圖10所示的tAA電路19，包含有RS鎖存器401、402、開關(guān)部403、404、NOR電路405、406、NAND電路407、408、反相器409、410、411、以及延遲部412。
兩個RS鎖存器401、402，對應(yīng)于被輸入后述的MRST信號以及RESET信號的OR電路406的輸出被復(fù)位。因此，如果MRST信號或RESET信號變?yōu)楦唠娖?，RS鎖存器401、402就被復(fù)位。RS鎖存器401，對應(yīng)于被輸入控制信號CLKR以及經(jīng)延遲部412與反相器401輸入該控制信號CLKR的OR電路405的輸出而被復(fù)位。因此，從OR電路405輸出在控制信號CLKR的脈沖的下降沿變?yōu)榈碗娖降拿}沖，通過這樣來復(fù)位RS鎖存器401。
另外，能夠?qū)?yīng)于延遲部412的延遲時間，調(diào)整RS鎖存器401的設(shè)置電平的寬度。RS鎖存器402，對應(yīng)于經(jīng)反相器410所輸入的控制信號CLK0被設(shè)置。因此，在輸出控制信號CLK0的脈沖時，RS鎖存器402被設(shè)置。
3個反相器所構(gòu)成的前級的開關(guān)部403，在RS鎖存器401所輸出的鎖存信號CLKRd為低電平時，讓RS鎖存器402所輸出的鎖存信號CLK0D通過。另外，在鎖存信號CLKRd為高電平時，開關(guān)部403中將鎖存信號CLK0d截止，通過NOR電路407的輸入輸出的連接，穩(wěn)定地保持之前的通過時的狀態(tài)。
另外，3個反相器所構(gòu)成的后級的開關(guān)部404，在RS鎖存器401所輸出的鎖存信號CLKRd為高電平時，讓上述NOR電路407的輸出通過。另外，在鎖存信號CLKRd為低電平時，開關(guān)部404中將NOR電路407的輸出截止，通過后級的NOR電路408的輸入輸出的連接，穩(wěn)定地保持之前的通過時的狀態(tài)。NOR電路408的輸出，通過反相器411作為判定信號DET輸出。
以下，對使用高速的時鐘CLK設(shè)定1位鎖存電路40的路徑的情況，與使用低速的時鐘CLK設(shè)定6位鎖存電路41的路徑的情況下，各個tAA判定電路19的動作的不同進(jìn)行說明。
首先，圖11中與圖8一樣，示出了使用周期1.25ns的高速的時鐘CLK的情況下的tAA判定電路19的動作波形圖。本實施方式中，在作為對DRAM的初始設(shè)定中所使用的模式寄存器(未圖示)的設(shè)定命令的MRS命令的發(fā)出時，執(zhí)行基于tAA判定電路19的動作。圖11中，在周期0發(fā)出設(shè)定命令MRS，兩周期后，對應(yīng)于解碼結(jié)果輸出MRST信號的脈沖。接下來，在周期4中發(fā)出讀命令RD，之后的成組讀動作，與圖8一樣進(jìn)行。
一旦因設(shè)定命令MRS的發(fā)出使得MRST信號變?yōu)楦唠娖?，便如上所述，?fù)位圖10的RS鎖存器401、402，并且一端被加載了MRST信號的兩個NAND電路407、408的輸出變?yōu)楦唠娖?。之后，在控制信號CLKR保持低電平的期間，判定信號DET繼續(xù)保持低電平。另外，該期間中，前級的開關(guān)部403變?yōu)閷?dǎo)通狀態(tài)，后級的開關(guān)部404變?yōu)榻刂範(fàn)顟B(tài)，NAND電路407的輸出變?yōu)榈碗娖健?br> 這里，讓控制信號CLKR比加載給輸出緩存電路19的控制信號CLK0R早兩個周期上升。因此如圖11所示，先行于控制信號CLK0R的脈沖，在周期11的期間中輸出控制信號CLKR的脈沖。圖10中，一旦在控制信號CLKR的下降沿，鎖存信號CLKRd變?yōu)楦唠娖?，便將前級的開關(guān)部403切換為截止?fàn)顟B(tài)，將后級的開關(guān)部404切換為導(dǎo)通狀態(tài)。于是兩個NAND電路407、408相連接，后級的NAND電路408的輸出從高電平變?yōu)榈碗娖?，因此時序T2中，判定信號DET從低電平變?yōu)楦唠娖健?br> 另外，控制信號CLK0是與讀寫總線RWB的傳送時序同步的脈沖，圖11的情況下，最初的上升是判定信號DET已經(jīng)為高電平的時序T3，因此，由開關(guān)部402截止了控制信號CLK0的變化。這樣，在之后RS鎖存器401被復(fù)位之前，判定信號DET繼續(xù)保持高電平。所以，輸出緩存電路18中，設(shè)定1位鎖存電路40的路徑。這樣，通過判斷控制信號CLKR先行于控制信號CLK0，能夠?qū)?yīng)于圖11的訪問時間tAA的12.5ns，執(zhí)行基于1位鎖存電路40的路徑的適當(dāng)傳送動作。
接下來，圖12中與圖9一樣，示出了使用周期2.5ns的低速的時鐘CLK的情況下的tAA判定電路19的動作波形圖。圖12中，通過對應(yīng)設(shè)定命令MRS的MRST信號，復(fù)位RS鎖存器401、402這一點，與圖11一樣。但是，圖12中控制信號CLKR的脈沖與控制信號CLK0的脈沖的時序，與圖11不同。也即，關(guān)于控制信號CLKR與圖11一樣，先行于控制信號CLK0R兩個周期，在周期11的期間中上升，與此相對，由讀寫總線RWB的傳送時序所規(guī)定的控制信號CLK0，即使設(shè)想為與圖11相同的時間，也由于時間軸變?yōu)閮杀?，周期?shù)減半，從而提前。
因此，與圖11的情況相反，在先行于控制信號CLKR的時刻T4輸出控制信號CLK0的脈沖。通過這樣，圖10的RS鎖存器402被設(shè)置，鎖存信號CLKRd變?yōu)楦唠娖?，?jīng)由處于導(dǎo)通狀態(tài)的前級的開關(guān)部403，NOR電路407的輸出從低電平變?yōu)楦唠娖?。之后，在控制信號CLKR的下降沿，鎖存信號CLKRd變?yōu)楦唠娖剑瑢⑶凹壍拈_關(guān)部403切換為截止?fàn)顟B(tài)，將后級的開關(guān)部404切換為導(dǎo)通狀態(tài)。通過這樣，兩個NAND電路407、408相連接，后級的NAND電路380的輸出變?yōu)楦唠娖剑虼伺卸ㄐ盘朌ET繼續(xù)保持低電平的狀態(tài)。
這樣，在控制信號CLK0的脈沖先行，之后控制信號CLKR的脈沖進(jìn)行變化的情況下，如圖11所示，判定信號DET保持高電平不變。因此輸出緩存電路18中，設(shè)定6位鎖存電路41的路徑。也即，通過判定控制信號CLK0先行于控制信號CLKR，能夠?qū)?yīng)于圖12的訪問時間tAA的25ns，執(zhí)行基于6位鎖存電路41的路徑的適當(dāng)傳送動作。
接下來，對根據(jù)tAA判定電路19的切換條件進(jìn)行說明。圖11與圖12中，將最初的讀命令RD的發(fā)出時刻作為起點，到控制信號CLK0的上升沿的時間表示為t1，到控制信號CLKR的下降沿的時間表示為t2。這種情況下，tAA判定電路19中，判定時間t1與時間t2的大小關(guān)系。一般來說，時間t1通過DRAM核心的訪問動作的實際值設(shè)定，例如假設(shè)為t1＝10.9ns (1)另外，時間t2使用時鐘CLK的周期tCK、CAS等待時間CL、以及輸出緩存電路18中的延遲時間td0，滿足以下關(guān)系t2＝(CL-2)×tCK-td0 (2)另外，延遲時間td0為0.5ns程度。這種情況下，切換1位鎖存電路40與6位鎖存電路41的各個路徑的條件為(a)t1≥t2的情況下，設(shè)定1位鎖存電路40的路徑(b)t1＜t2的情況下，設(shè)定6位鎖存電路41的路徑因此，如果將式(1)、(2)代入到條件(a)中，便導(dǎo)出tCL≤11.4/(CL-2) (3)另外，如果將式(1)、(2)代入到條件(b)中，便導(dǎo)出tCL＞11.4/(CL-2) (4)例如，在CL＝10的情況下，條件(a)變?yōu)閠CK≤1.43ns，條件(b)變?yōu)閠CL＞1.43ns。
如上所述，根據(jù)本實施方式，能夠?qū)?yīng)于tAA檢測電路19的判定信號DET，對各個FIFO緩存30～33，并列設(shè)置1位鎖存電路40與6位鎖存電路41并分別使用。對時鐘CLK的頻率變動，雖然與周期數(shù)連動的訪問時間tAA進(jìn)行伸縮，但DRAM核心的動作速度不會發(fā)生很大變化。因此在使用高速的時鐘CLK的情況下，訪問時間tAA縮短，不需要鎖存多個位。與此相對，在使用低速的時鐘CLK的情況下，訪問時間tAA延長，需要鎖存更多個位。本實施方式的構(gòu)成中，對高速的時鐘CLK使用1位鎖存電路40，鎖存最小限度的數(shù)據(jù)，對低速的時鐘CLK使用6位鎖存電路41，鎖存足夠的數(shù)據(jù)，因此能夠可靠地對應(yīng)動作條件的變動。所以，在使用高速的時鐘CLK的情況下，能夠構(gòu)成最短的路徑，實現(xiàn)進(jìn)一步的高速化，并且還能夠縮小傳送時進(jìn)行動作的電路規(guī)模，降低訪問時的動作電流。另外，在使用低速的時鐘CLK的情況下，即使因動作條件的變動等導(dǎo)致應(yīng)當(dāng)保持的數(shù)據(jù)增大，也能夠由鎖存電路可靠地鎖存，從而能夠防范誤動作于未然。
以上，根據(jù)本實施方式對本發(fā)明的內(nèi)容進(jìn)行了具體說明，但本發(fā)明并不僅限于上述實施方式，還可以在不脫離其要點的范圍內(nèi)進(jìn)行各種變更。例如，本實施方式的輸出緩存電路18，采用并列設(shè)有能夠切換1位鎖存電路40與6位鎖存電路41的結(jié)構(gòu)，但還可以采用并列設(shè)有能夠切換的更大范圍的M位鎖存電路與N(N＞M)位鎖存電路的結(jié)構(gòu)。這種情況下，最好考慮半導(dǎo)體存儲裝置中的多種動作條件，選擇最佳的M、N。例如，將1位鎖存電路40置換成2位鎖存電路，并與6位鎖存電路41并列設(shè)置的情況下，上述(1)～(4)式能夠表示為下面的(1)’～(4)’式。
t1＝10.9ns+2×tCK(1)’t2＝(CL-2)×tCK-td0 (2)’tCL≤11.4/(CL-4) (3)’tCL＞11.4/(CL-4) (4)’另外，本實施方式中，對預(yù)取的位數(shù)為8，經(jīng)由讀寫總線RWB并行傳送的位數(shù)為4的情況進(jìn)行了說明，但該位數(shù)也能夠作為設(shè)計事項來適當(dāng)變更。進(jìn)而，輸出緩存電路18或tAA檢測電路19的具體電路結(jié)構(gòu)，能夠通過多種多樣的構(gòu)成來實現(xiàn)，只要能夠?qū)崿F(xiàn)同等的功能就可以。
本發(fā)明并不限于上述的實施方式，只要不脫離本發(fā)明的范圍各種變更和修改都可以。
本申請基于日本2005年9月16日的申請?zhí)枮?005-271197的發(fā)明申請，在此其所有內(nèi)容明確地通過引用而被并入。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，具有傳送控制電路，其對應(yīng)于讀命令預(yù)取存儲器陣列中所保持的給定位數(shù)的數(shù)據(jù)，與內(nèi)部時鐘同步，將作為上述預(yù)取的數(shù)據(jù)的傳送單位的L位部分并行傳送給內(nèi)部總線；以及輸出緩存電路，其包括有分別保持從上述內(nèi)部總線被輸入的上述L位的各個位的L個FIFO緩存，與外部時鐘同步，按照輸入順序從上述L個FIFO緩存的各個中取出保持?jǐn)?shù)據(jù)，串行傳送到外部，上述L個FIFO緩存的每一個，分別具有依次鎖存被輸入的M位的數(shù)據(jù)的M位鎖存電路，和依次鎖存被輸入的N(N＞M)位的數(shù)據(jù)的N位鎖存電路，能夠有選擇地切換上述M位鎖存電路的路徑和上述N位電路的路徑。
2.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，上述M為1，上述M位鎖存電路是依次鎖存被輸入的1位的數(shù)據(jù)的1位鎖存電路。
3.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，還具有根據(jù)對應(yīng)上述讀命令的訪問時間，生成2值的判定信號的判定電路，上述輸出緩存電路，對應(yīng)于上述判定信號切換上述1位鎖存電路的路徑和上述N位鎖存電路的路徑。
4.如權(quán)利要求3所述的半導(dǎo)體存儲裝置，其特征在于，上述判定信號表示上述訪問時間和給定的設(shè)定值之間的大小關(guān)系，上述輸出緩存電路，對應(yīng)于上述判定信號，在上述訪問時間沒達(dá)到上述設(shè)定值時，切換到上述M位鎖存電路的路徑，在上述訪問時間超過了上述設(shè)定值時，切換到上述N位鎖存電路的路徑。
5.如權(quán)利要求3所述的半導(dǎo)體存儲裝置，其特征在于，上述訪問時間，被規(guī)定為上述外部時鐘的周期與CAS等待時間相乘所得到的時間。
6.如權(quán)利要求3所述的半導(dǎo)體存儲裝置，其特征在于，上述判定電路，根據(jù)發(fā)出了模式寄存器的設(shè)定命令后的最初的讀命令所對應(yīng)的上述訪問時間，生成上述判定信號。
7.如權(quán)利要求1或2所述的半導(dǎo)體存儲裝置，其特征在于，上述傳送控制電路，預(yù)取與連續(xù)的給定地址數(shù)相對應(yīng)的上述給定位數(shù)的數(shù)據(jù)，作為成組讀動作的對象。
8.如權(quán)利要求7所述的半導(dǎo)體存儲裝置，其特征在于，上述傳送控制電路，預(yù)取對應(yīng)于連續(xù)的2L地址的2L位的數(shù)據(jù)，將該2L位分成兩份，并將上述L位部分并行傳送給上述內(nèi)部總線。
9.如權(quán)利要求8所述的半導(dǎo)體存儲裝置，其特征在于，上述L為4，包括有上述4個FIFO緩存而構(gòu)成上述輸出緩存電路。
10.如權(quán)利要求1或2所述的半導(dǎo)體存儲裝置，其特征在于，上述N為6，上述N位鎖存電路是依次鎖存被輸入的6位的數(shù)據(jù)的6位鎖存電路。
11.如權(quán)利要求1或2所述的半導(dǎo)體存儲裝置，其特征在于，上述輸出緩存電路，與上述外部時鐘的上升沿與下降沿同步，進(jìn)行上述串行傳送。
12.如權(quán)利要求1或2所述的半導(dǎo)體存儲裝置，其特征在于，具備設(shè)有P位的I/O數(shù)的構(gòu)成，并列配置有P個上述傳送控制電路以及P個上述輸出緩存電路。
全文摘要
本發(fā)明的半導(dǎo)體存儲裝置，具有對應(yīng)于讀命令預(yù)取存儲器陣列中所保持的給定位數(shù)的數(shù)據(jù)，與內(nèi)部時鐘同步，將所預(yù)取的數(shù)據(jù)的L位部分并行傳送給內(nèi)部總線的傳送控制電路，以及包含有分別保持從內(nèi)部總線所輸入的L位的各個位的L個FIFO緩存，與外部時鐘同步，從L個FIFO緩存的各個中按照輸入順序取出保持?jǐn)?shù)據(jù)，串行傳送到外部的輸出緩存電路，L個FIFO緩存的每一個分別具有依次鎖存所輸入的M位的數(shù)據(jù)的M位鎖存電路，和依次鎖存所輸入的N(N＞M)位的數(shù)據(jù)的N位鎖存電路，能夠有選擇地切換M位鎖存電路的路徑與N位電路的路徑。
文檔編號G11C7/10GK1933016SQ200610154020
公開日2007年3月21日 申請日期2006年9月15日 優(yōu)先權(quán)日2005年9月16日
發(fā)明者藤澤宏樹 申請人:爾必達(dá)存儲器股份有限公司