專利名稱：采用雙極可編程電阻存儲元件的非易失存儲器結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般性地涉及存儲設(shè)備，具體來說涉及采用雙極可編程電阻元件的非易失存儲器結(jié)構(gòu)。
背景技術(shù)：
采用雙極可編程電阻材料的存儲元件為當(dāng)前的非易失存儲器提供了有潛力的換代產(chǎn)品，該非易失存儲器包括但不限于閃存、單晶體管單電容器(1T1C)動態(tài)隨機(jī)存取存儲器(DRAM)以及靜態(tài)隨機(jī)存取存儲器(SRAM)。采用雙極可編程電阻存儲元件的存儲器設(shè)備通常依賴于各個(gè)設(shè)備中存儲元件上施加的電壓的極性反轉(zhuǎn)，以便寫入存儲器設(shè)備的各個(gè)邏輯狀態(tài)。這些非易失雙極可編程電阻存儲元件包括諸如“自旋切換”或者“自旋動量傳遞”磁性材料和/或可編程電阻過渡金屬氧化物的材料，可以以低電壓(例如小于約1.5伏(V))對該非易失雙極可編程電阻存儲元件進(jìn)行編程，并且該非易失雙極可編程電阻存儲元件相較于DRAM或者SRAM能夠?qū)崿F(xiàn)高性能并且優(yōu)于閃存。
由于可編程電阻存儲元件的雙極特性，在單晶體管單可編程電阻(1T1R)存儲器單元配置中，每個(gè)存儲器單元通常需要插入擦除操作，其包括在進(jìn)行寫入操作之前使用負(fù)電壓。該插入擦除操作不希望地提高了存儲器設(shè)備外圍電路的復(fù)雜度，以便支持所采用的負(fù)電壓的產(chǎn)生，并且因此妨礙了實(shí)現(xiàn)存儲器設(shè)備的更高性能。盡管通過在位方向上提供雙選擇線能夠?qū)崿F(xiàn)無插入擦除操作的直接寫入，但是這種方法會顯著增加存儲器單元的尺寸，以便容納附加的選擇線。因此，與存儲器單元尺寸成正比的存儲器單元的成本也會相應(yīng)增加。因此，使存儲器單元的尺寸和復(fù)雜度最小化是最為重要的。
因此，需要一種采用雙極可編程電阻存儲元件的非易失存儲器結(jié)構(gòu)，其不會受到常規(guī)的具有雙極可編程存儲元件的存儲器設(shè)備所具有的一個(gè)或多個(gè)問題的影響。

發(fā)明內(nèi)容
本發(fā)明通過在所示實(shí)施例中提供一種采用雙極可編程電阻元件的非易失存儲器陣列達(dá)到了上述要求，該非易失存儲器陣列配置為能夠進(jìn)行直接寫入操作，并且因此消除了對插入擦除操作的需要，并且不會提高與該存儲器陣列相關(guān)的外圍支持電路的復(fù)雜度?？梢园凑帐乖撛O(shè)備的覆蓋面積最小化的方式制造利用這種存儲器陣列的設(shè)備，從而實(shí)現(xiàn)有效的存儲器陣列布置。
根據(jù)本發(fā)明的一個(gè)方面，非易失存儲器陣列包括多個(gè)字線、多個(gè)位線、多個(gè)源極線(source line)和多個(gè)非易失存儲器單元。該多個(gè)存儲器單元的至少一個(gè)子集中的每一個(gè)存儲器單元具有與多個(gè)字線之一相連的第一端子，與多個(gè)位線之一相連的第二端子以及與多個(gè)源極線之一相連的第三端子。至少一個(gè)存儲器單元包括用于存儲該存儲器單元的邏輯狀態(tài)的雙極可編程存儲元件，與相應(yīng)的第一個(gè)位線和相應(yīng)的第一個(gè)源極線之一相連的雙極可編程存儲元件的第一端子，以及包括第一和第二源極/漏極和柵極的金屬氧化物半導(dǎo)體器件。所述第一源極/漏極與雙極可編程存儲元件的第二端子相連，第二源極/漏極適于與相應(yīng)的第二個(gè)位線相連，所述柵極適于與相應(yīng)的一個(gè)字線相連。對于該多個(gè)存儲器單元的至少一個(gè)子集而言，沿著給定字線的每對相鄰存儲器單元共用相同的位線或者相同的源極線。
通過以下結(jié)合附圖對于說明性的實(shí)施例的詳細(xì)描述，將理解本發(fā)明的這些和其他特征和優(yōu)點(diǎn)。


圖1A為表示根據(jù)本發(fā)明一個(gè)實(shí)施例形成的包括雙極可編程電阻存儲元件的示例性非易失存儲器單元的示意圖；
圖1B為表示根據(jù)本發(fā)明的圖1A所示存儲器單元的示例性半導(dǎo)體布置的橫截面圖；圖2為表示過渡金屬氧化物存儲元件的示例性雙極可編程電阻特性的圖形表示；圖3A為表示根據(jù)本發(fā)明另一實(shí)施例的包括多個(gè)圖1A所示的存儲器單元的示例性共用字線存儲器陣列的示意圖；圖3B為表示根據(jù)本發(fā)明的圖3A所示存儲器陣列的示例性半導(dǎo)體布置的頂視平面圖；圖4為表示根據(jù)本發(fā)明的圖3A所示存儲器陣列的示意圖，其伴有施加到字線、位線和源極線的示例性偏置電壓，以讀取選定的一個(gè)存儲器單元；圖5為表示根據(jù)本發(fā)明的圖3A所示存儲器陣列的示意圖，其伴有施加到字線、位線和源極線的示例性偏置電壓，以對選定的一個(gè)存儲器單元進(jìn)行寫入。
具體實(shí)施例方式
本文中將在說明性的非易失存儲器單元和采用多個(gè)這種非易失存儲器單元的存儲器陣列的范圍中描述本發(fā)明。然而，應(yīng)當(dāng)理解本發(fā)明不限于這些或任何其他特定的電路配置。而且，本發(fā)明更一般地應(yīng)用于增強(qiáng)采用包括雙極可編程電阻元件的存儲器單元的非易失存儲器陣列的編程性能的技術(shù)。盡管本文中具體參照金屬氧化物半導(dǎo)體(MOS)場效應(yīng)晶體管(FET)器件描述了本發(fā)明的實(shí)現(xiàn)方案，如可以利用互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)制造方法形成的器件，但是應(yīng)當(dāng)理解本發(fā)明不限于這些晶體管器件和/或這種制造方法，還可以類似地采用其他適當(dāng)?shù)脑O(shè)備，例如雙極面結(jié)型晶體管(BJT)等，和/或其他制造方法(例如雙極、BiCMOS等)，對于本領(lǐng)域技術(shù)人員而言是顯而易見的。
圖1A為表示適用于本發(fā)明的示例性非易失存儲器單元100的示意圖。所示存儲器單元100包括與具有柵極(G)、源極(S)和漏極(D)的FET器件104串聯(lián)的兩端子雙極可編程存儲元件102。具體而言，可編程存儲元件102的第一端子(1)與FET器件104的漏極相連。FET器件104的源極優(yōu)選形成了存儲器單元100的第一位觸點(diǎn)，并且可編程存儲元件102的第二端子(2)形成了存儲器單元的第二位觸點(diǎn)，其可以為互補(bǔ)位觸點(diǎn)。本文中使用的術(shù)語“觸點(diǎn)”本質(zhì)上是指用于提供與器件、節(jié)點(diǎn)或者兩個(gè)或多個(gè)導(dǎo)體和/或半導(dǎo)體的結(jié)點(diǎn)等的電連接的任意裝置，并且可以包括本領(lǐng)域技術(shù)人員熟知的端子、引腳等等。FET器件104的柵極形成了字觸點(diǎn)，其起到存儲器單元100的選擇柵極的作用。該字觸點(diǎn)可以連接到采用多個(gè)這種存儲器單元的存儲器陣列(未示出)中的相應(yīng)字線。同樣，位觸點(diǎn)可以連接到該存儲器陣列中的相應(yīng)位線/源極線對。盡管優(yōu)選的是沿著相同方向延伸，但是可以在不同金屬高度(metal level)(例如金屬1和金屬2)形成給定存儲器單元的位線和源極線，以便減少存儲器單元100的尺寸。
可以理解，因?yàn)镸OS器件實(shí)質(zhì)上是對稱的，因此是雙向的，所以MOS器件中源極和漏極名稱的分配實(shí)質(zhì)上是任意的。因此，本文中源極和漏極可以概括地分別稱作第一和第二源極/漏極，而本文中的“源極/漏極”表示源極或者漏極。同樣，圖1A所示的位觸點(diǎn)和互補(bǔ)位觸點(diǎn)的名稱可以反過來，本質(zhì)上對于存儲器單元100的工作沒有影響。
在附圖中，雙極可編程存儲元件102由具有與其相關(guān)的可變電阻元件的可編程電阻表示。在存儲器單元100的寫入操作中，該雙極可編程存儲元件102的電阻能夠編程為至少兩個(gè)不同電阻之一。雙極可編程存儲元件的實(shí)例包括但不限于前述的諸如“自旋切換(spin-switched)”或者“自旋動量傳遞(spin momentum transfer)”磁性材料以及可編程電阻過渡金屬氧化物。
在“自旋切換”或者“自旋動量傳遞”存儲器件中，通過使電流流過該器件中的磁隧道結(jié)(MTJ)來切換或?qū)懭朐揗TJ的邏輯狀態(tài)。標(biāo)準(zhǔn)的MTJ包括由隧道勢壘分開的存儲(空閑)層和基準(zhǔn)層?？梢詫⒋鎯拥拇呕ㄎ粸槠叫谢蛘叻雌叫杏诨鶞?zhǔn)層，從而表示邏輯“0”或“1”。當(dāng)寫入該MTJ時(shí)，MTJ中的隧道載流子對存儲層施加“磁矩”，使其切換。用于寫入MTJ的寫入電流的極性初步確定了寫入MTJ中的狀態(tài)。類似的是，當(dāng)讀取MTJ的邏輯狀態(tài)時(shí)，使讀取電流通過MTJ，以確定其有效電阻，由此確定其相應(yīng)的狀態(tài)。寫入電流必須比讀取電流足夠大，使得讀取電流不會無意地干擾該單元的狀態(tài)。
在包含過渡金屬氧化物(TMO)材料作為存儲元件的雙極可編程存儲器單元中，通過使電流Iset或者Ireset通過該TMO存儲元件來寫入TMO存儲元件的邏輯狀態(tài)或者對其進(jìn)行編程。圖2圖示了這種情況，其示出了TMO材料的示例性雙極可編程電阻(圖201)和相應(yīng)的編程/讀取電流(圖表200)。被表示為具有振幅1(任意單位)和正符號的電流Iset，可以用于將邏輯“1”寫入TMO存儲元件。同樣，被表示為具有振幅1(任意單位)和負(fù)符號的電流Ireset可以用于將邏輯“0”寫入TMO存儲元件。讀取電流Iread可以用于讀取TMO存儲元件的邏輯狀態(tài)。在圖200中，圓202表示編程電流，三角204表示邏輯“1”狀態(tài)的讀取電流，方塊206表示邏輯“0”狀態(tài)的讀取電流。在圖201中，三角208表示邏輯“1”狀態(tài)下的TMO存儲元件的電阻，方塊210表示了邏輯“0”狀態(tài)下的TMO存儲元件的電阻。
為了編程，優(yōu)選將偏置電壓(例如約1.5V)施加到TMO存儲元件，其持續(xù)時(shí)間大于給定時(shí)間(例如約100納秒(ns))。用于寫入TMO存儲元件的多個(gè)偏置電壓主要確定了寫入存儲器單元中的邏輯狀態(tài)。如圖2所示，存儲元件的電阻能夠改變，例如從大約100千歐(KΩ)變化到約1 KΩ，分別表示了邏輯“0”和邏輯“1”。類似的是，當(dāng)讀取TMO存儲元件的邏輯狀態(tài)時(shí)，使讀取電流(例如Iread)流過該TMO存儲元件，以確定其有效電阻，由此確定其相應(yīng)的狀態(tài)。該讀取電流應(yīng)當(dāng)比寫入電流足夠小，使得讀取電流不會無意地干擾存儲器單元的狀態(tài)。如圖2所示，用于讀取邏輯“0”的電流比用于讀取邏輯“1”的電流略小，這主要是由于兩種邏輯狀態(tài)下TMO存儲元件的電阻差造成的。
適合用作本發(fā)明中的雙極可編程存儲元件102的TMO材料包括但不限于摻鉻鍶鈦氧化物(Cr摻雜SrTiO3)。尤其是，利用鍶鈦氧化物(SrTiO3)、鍶鋇鈦氧化物((Sr，Ba)TiO3)、鐠鈣錳氧化物((Pr，Ca)MnO3)、鍶鋯氧化物(SrZrO3)、鎳氧化物(NiO)和其他過渡金屬氧化物實(shí)現(xiàn)了進(jìn)一步的適當(dāng)結(jié)果。優(yōu)選使用鉻、錳或者釩摻雜該過渡金屬氧化物。此外，于2004年11月9日授予Black等人專利權(quán)的美國專利No.6815744和于2001年3月20日授予Liu等人專利權(quán)的美國專利No.6204139中所述的材料適用于實(shí)現(xiàn)存儲元件102，上述專利文獻(xiàn)通過引用而引入本文。
在寫入周期中，優(yōu)選將與存儲器單元100的字觸點(diǎn)相連的字線驅(qū)動為高電平，從而接通FET104。根據(jù)將要寫入該單元中的邏輯狀態(tài)，優(yōu)選將該單元的位觸點(diǎn)驅(qū)動為高電平，而將該單元互補(bǔ)的另一位觸點(diǎn)驅(qū)動為低電平，從而使電流從高位線到低源極線流過該雙極可編程存儲元件102。當(dāng)寫入需要使電流從FET104流到存儲元件102的狀態(tài)時(shí)，將減少過載(例如Vgs-Vt，其中Vgs為該FET的柵極-源極電壓，Vt為該FET的閾值電壓)，從而限制所述電流。將選定的字線提升到該存儲器單元的正電壓電源(可以為Vdd)以上的電壓電勢，就像DRAM環(huán)境中通常進(jìn)行的一樣，則能夠提供附加的過載(和伴隨的電流)以緩解這個(gè)問題。在讀取周期中，將字線驅(qū)動為高電平，由此接通FET104，并且通過向存儲器單元100的兩個(gè)位觸點(diǎn)施加適當(dāng)?shù)钠秒妷簛頊y量可編程存儲元件的電阻。同時(shí)，將所述位觸點(diǎn)之一，優(yōu)選與FET104相連的位觸點(diǎn)，保持在地電勢，而將另一位觸點(diǎn)驅(qū)動為希望的讀取電壓Vread。該讀取電壓優(yōu)選低于用于寫入存儲器單元的邏輯狀態(tài)的寫入電壓。然后檢測流過該后一位觸點(diǎn)的電流以確定該存儲器單元100的狀態(tài)。
在另一實(shí)施例中，可以利用與中級電壓源Vmid的新連接取代與給定存儲器單元的兩個(gè)位觸點(diǎn)相連的位線/源極線對中的位線或源極線，當(dāng)所需的寫入電壓和電流足夠小時(shí)可能是有益的。在這種情況下，在寫入周期中，根據(jù)所要寫入的狀態(tài)，將另一個(gè)位線或者源極線驅(qū)動為高或低。在讀取周期中，將所述新的連接驅(qū)動為中級電壓加上或減去所希望的讀取電壓。和以前一樣，在讀取和寫入周期中，均將字線驅(qū)動為高電平。由于消除了位線/源極線對中的一條線，所以該另一實(shí)施例具有實(shí)現(xiàn)更小的存儲器單元尺寸的可能。
各種設(shè)計(jì)考慮都會歸結(jié)到對消除哪條位線/源極線的選擇(例如與FET104相連的位線/源極線，或者與雙極可編程存儲元件102相連的位線/源極線)以及選擇以中級電壓加上讀取電壓(Vmid+Vread)讀取該單元還是以中級電壓減去讀取電壓(Vmid-Vread)讀取該單元。此外，為了補(bǔ)償該存儲器單元100中可能存在的其它不對稱性，對于中級電壓的理想選擇可以不必為Vdd/2。
圖1B為表示圖1A所示的存儲器單元100的至少一部分的示例性半導(dǎo)體版圖的橫截面圖。從圖中明顯看到，該雙極可編程存儲元件102優(yōu)選包括實(shí)質(zhì)上直接形成在FET器件104上的MTJ和/或可編程電阻TMO，從而使該存儲器單元100占據(jù)的半導(dǎo)體區(qū)域(覆蓋面積)最小化。應(yīng)當(dāng)理解，本發(fā)明不限于該具體的半導(dǎo)體版圖。
在包括多個(gè)圖1A所示類型的存儲器單元的存儲器陣列中，各個(gè)存儲器單元的字觸點(diǎn)優(yōu)選與該存儲器陣列中的相應(yīng)字線相連，各個(gè)位觸點(diǎn)和互補(bǔ)位觸點(diǎn)優(yōu)選與存儲器陣列中相應(yīng)的位線和源極線相連。圖3A為示出了根據(jù)本發(fā)明一個(gè)實(shí)施例形成的示例性非易失存儲器陣列300的至少一部分的示意圖。該存儲器陣列300優(yōu)選采用獨(dú)特的共用字線結(jié)構(gòu)，以下將更詳細(xì)地描述該結(jié)構(gòu)。
該存儲器陣列300包括多個(gè)存儲器單元302、304、306、308、310、312、314、316、318、320、322、324、326、328、330和332，它們能夠與相應(yīng)的字線W1、W2、W3和W4、相應(yīng)的位線B1和B2，以及相應(yīng)的源極線S1、S2和S3相連接。具體而言，對于該多個(gè)存儲器單元中的至少一個(gè)子集中的每個(gè)存儲器單元而言，該存儲器單元的第一端子(例如字觸點(diǎn))與相應(yīng)的一個(gè)字線相連，該存儲器單元的第二端子(例如第一位觸點(diǎn))與相應(yīng)的一個(gè)位線相連，并且該存儲器單元的第三端子(例如第二位觸點(diǎn))與相應(yīng)的一個(gè)源極線相連。因此，對于至少該存儲器單元子集中的給定存儲器單元而言，該給定存儲器單元中的FET器件的柵極與相應(yīng)的字線相連，并且當(dāng)接通該FET器件(例如通過向FET器件施加適當(dāng)?shù)碾妷?時(shí)，該存儲器單元中的雙極可編程存儲元件連接在相應(yīng)的位線與相應(yīng)的源極線之間，以選擇性地讀取和/或?qū)懭朐摯鎯ζ鲉卧?br> 在該說明性實(shí)施例中，字線設(shè)置為實(shí)質(zhì)上相互平行。同樣，位線與源極線設(shè)置為實(shí)質(zhì)上相互平行。優(yōu)選按照交替的方式設(shè)置位線與源極線，由此源極線將相鄰的位線分開，并且位線將相鄰的源極線分開。此外，優(yōu)選將字線定位為實(shí)質(zhì)上垂直于位線和源極線。然而，應(yīng)當(dāng)理解，本發(fā)明不限于特定配置的字線、位線和/或源極線。例如，盡管未示出，但是可以相對于位線和源極線傾斜地設(shè)置字線。
圖3B為表示根據(jù)本發(fā)明實(shí)施例的圖3A所示的存儲器陣列300的示例性半導(dǎo)體布置350的頂視平面圖。從該圖容易看到，該存儲器陣列300的布置350與采用具有雙極可編程存儲元件的非易失存儲器單元的常規(guī)存儲器陣列相比，能夠設(shè)置為提供實(shí)質(zhì)上最小化的存儲器單元覆蓋面積。所生成的雙極可編程存儲器單元的覆蓋面積可以類似于具有折疊位線結(jié)構(gòu)的DRAM單元陣列的覆蓋面積。在圖3B的布置中，標(biāo)記mi，j用于表示給定的存儲器單元，其中i表示該存儲器單元在存儲器陣列中的垂直(列)位置，j表示該存儲器單元在該陣列中的水平(行)位置。例如，圖3B中的存儲器單元m1，1對應(yīng)于圖3A中的存儲器單元302。同樣，m1，2對應(yīng)于存儲器單元304，m1，3對應(yīng)于存儲器單元306，m1，4對應(yīng)于存儲器單元308，m2，1對應(yīng)于存儲器單元310，m2，2對應(yīng)于存儲器單元312，m2，3對應(yīng)于存儲器單元314，m2，4對應(yīng)于存儲器單元316，m3，1對應(yīng)于存儲器單元318，m3，2對應(yīng)于存儲器單元320，m3，3對應(yīng)于存儲器單元322，m3，4對應(yīng)于存儲器單元324，m4，1對應(yīng)于存儲器單元326，m4，2對應(yīng)于存儲器單元328，m4，3對應(yīng)于存儲器單元330，并且m4，4對應(yīng)于存儲器單元332。
參照圖3A和3B，位線B1和B2以及源極線S1、S2和S3設(shè)置為，對于所述多個(gè)存儲器單元的至少一個(gè)子集而言，與給定字線相連的任意兩個(gè)相鄰存儲器單元優(yōu)選按照交替的方式共用相同的位線或者相同的源極線。例如，對于全都與字線W2相連的存儲器單元310、312、314、316，相鄰的存儲器單元310和312優(yōu)選共用位線B1，相鄰的存儲器單元312和314共用源極線S2，相鄰的存儲器單元314和316共用位線B2，存儲器單元316和沿著字線W2的下一相鄰存儲器單元(未示出)共用源極線S3等等。此外，存儲器單元的該子集優(yōu)選配置為對應(yīng)于一對相鄰字線的四個(gè)相鄰存儲器單元全部共用相同的位線或者相同的源極線。例如，與字線W1相連的相鄰存儲器單元302和304以及與字線W2相連的相鄰存儲器單元310和312全部共用相同的位線B1，其中字線W2與字線W1相鄰。類似的是，與字線W2相連的相鄰存儲器單元312和314以及與相鄰字線W3相連的相鄰存儲器單元320和322全部共用相同的源極線S2。
在示例性存儲器陣列300中，可以定義為位線與相應(yīng)(多個(gè))存儲器單元之間的連接點(diǎn)的每個(gè)位線觸點(diǎn)，被來自四個(gè)單獨(dú)的相鄰存儲器單元的四個(gè)位觸點(diǎn)共用。例如，位線B1上的位線觸點(diǎn)352將存儲器單元m2，1、m2，2、m3，1和m3，2的位觸點(diǎn)相連，如圖3B所示。此外，可以定義為源極線與相應(yīng)的(多個(gè))存儲器單元之間的連接點(diǎn)的每個(gè)源極線觸點(diǎn)被來自四個(gè)相鄰存儲器單元的四個(gè)互補(bǔ)位觸點(diǎn)共用。例如源極線S2上的源極線觸點(diǎn)354將存儲器單元m1，2、m1，3、m2，2和m2，3的互補(bǔ)位觸點(diǎn)相連。在這種配置中，類似于SRAM，通過向起到真正的和互補(bǔ)的位線作用的相應(yīng)位線和源極線施加適當(dāng)偏置電壓，則能夠利用一個(gè)激活的字線存取不只一個(gè)存儲器單元。
存儲器陣列300還包括用于選擇性地存取存儲器陣列中多個(gè)存儲器單元中的一個(gè)或多個(gè)的讀取和寫入電路334。該讀取和寫入電路334優(yōu)選包括例如在該存儲器陣列中的讀取和/或?qū)懭氩僮鬟^程中該存儲器陣列所使用的讀出放大器、位/源極線解碼器等等。以下將參照圖4和5說明用于選擇性地讀取或?qū)懭虢o定(多個(gè))存儲器單元的讀取和寫入電路334的操作。應(yīng)當(dāng)理解，為了便于說明，在存儲器陣列300中可以不示出其它電路，例如字線解碼電路。然而，這并不意味著在實(shí)際的存儲器陣列實(shí)現(xiàn)方案中省略了這種電路。
圖4是一個(gè)示意圖，示出了根據(jù)本發(fā)明一個(gè)方面的圖3A所示的說明性存儲器陣列300以及伴隨的施加到字線、位線和源極線以讀取該存儲器陣列中的一個(gè)或多個(gè)選定存儲器單元的示例性偏置電壓。通過向字線(例如字線W2)施加邏輯高電平(例如約1.0V)，根據(jù)施加到對應(yīng)于這些存儲器單元的位線和源極線的偏置電壓，能夠選擇與所述字線相連的存儲器單元(例如m2，1、m2，2、m2，3和m2，4)。例如，通過同時(shí)將共用的字線W2驅(qū)動到邏輯高狀態(tài)(例如1.0V)以及將共用的源極線S2驅(qū)動到邏輯低狀態(tài)(例如0V)，能夠同時(shí)地或者單獨(dú)地分別通過位線B1和B2來讀取該存儲器陣列300中的存儲器單元m2，2和m2，3(分別對應(yīng)于存儲器單元312和314)。在本實(shí)例中，優(yōu)選將所有其它未選定的字線，字線W1、W3和W4保持在0V(例如接地)。在伴隨的偏壓表400中示出了施加到該圖所示的位線(例如B1和B2)、源極線(例如S1到S3)和字線(例如W1到W4)中每一個(gè)的示例性偏壓。
為了讀取選定的存儲器單元312，將例如約0.5V或更小的小讀取電壓施加到有效位線B1，并且將對應(yīng)于選定存儲器單元的有效源極線S2保持在0V。同時(shí)，在本例中使選定的字線W2以約1V偏置。同樣，為了讀取存儲器單元314，將小讀取電壓施加到有效位線B2，并且將有效源S2保持在0V。如前所述，能夠按照這種方式單獨(dú)或同時(shí)讀取存儲器單元312和314。通過檢測通過存儲器單元312和314中的雙極可編程存儲元件的電流的振幅，能夠確定電阻值，從而確定所存儲的位的狀態(tài)。
與保持在0V(未選定)的字線相關(guān)的存儲器單元不能被讀取或?qū)懭耄驗(yàn)闊o論施加到對應(yīng)于這些未選定存儲器單元的各個(gè)位線/源極線對的偏置電壓如何，這些存儲器單元中的FET器件被斷開。類似的是，對于共用共同的選定字線(本例中為W2)的存儲器單元，重要的是，將與存儲器陣列中無需進(jìn)行寫入操作的每個(gè)存儲器單元相對應(yīng)的位線和源極線保持在實(shí)質(zhì)上相同的電壓電勢，從而防止電流流過該存儲器單元中的雙極可編程存儲元件。在圖4的說明性情況中，由于字線W2為有效的，所以還可以讀取未選定的存儲器單元m2，1(圖3A中的310)。因此，優(yōu)選將對應(yīng)于存儲器單元m2，1的源極線S1保持在與也對應(yīng)于存儲器單元m2，1的位線B1實(shí)質(zhì)上相同的電壓電勢(例如約0.5V)。
圖5是一個(gè)示意圖，示出了根據(jù)本發(fā)明一個(gè)方面的圖3A所示的存儲器陣列300以及伴隨的施加到字線、位線和源極線以寫入一個(gè)選定存儲器單元的示例性偏置電壓。從該圖容易看到，通過激勵(lì)字線W2，對應(yīng)于存儲器陣列300中的存儲器單元312的存儲器單元m2，2被選來進(jìn)行編程。其余的字線W1、W3和W4全部保持在0V，由此斷開各個(gè)存儲器單元m1，1、m1，2、m1，3、m1，4、m3，1、m3，2、m3，3、m3，4、m4，1、m4，2、m4，3和m4，4中的各FET器件。根據(jù)所要寫入的相應(yīng)雙極可編程存儲元件的電阻值，并進(jìn)而根據(jù)所述元件的狀態(tài)，優(yōu)選使對應(yīng)于存儲器單元312的位線B1和源極線S2偏置為相互互補(bǔ)。伴隨的偏壓表500中示出了該圖所示的施加到位線(例如B1和B2)、源極線(例如S1到S3)和字線(例如W1到W4)中每一個(gè)的示例性偏壓。在本實(shí)例中，將1.0V和0V用于使與選定的存儲器單元312相關(guān)的位線/源極線對偏置，然而本發(fā)明不限于任何特定的電壓電平。為了提高過載，由此為選定的存儲器單元提供更高的編程電流，能夠使激活的字線W2偏置到大于正電源的電勢，例如對于約1.0V的電源電壓而言，該偏置電勢為1.5V。
盡管以上參照圖4和5的說明公開了共用字線存儲器陣列結(jié)構(gòu)300中(多個(gè))選定存儲器單元的示例性讀取和寫入操作，但是依照本發(fā)明的另一方面，例如通過改變寫入操作過程中施加到與給定存儲器單元相關(guān)的位線、源極線和字線的電壓電勢的幅值，和/或在讀取操作過程中利用多個(gè)檢測基準(zhǔn)，能夠類似地實(shí)現(xiàn)多位應(yīng)用。
本發(fā)明的至少一部分非易失存儲器單元和/或存儲器陣列可以在集成電路中實(shí)現(xiàn)。在形成集成電路過程中，通常在半導(dǎo)體晶片表面上制造多個(gè)相同的模塊的重復(fù)圖案。每個(gè)模塊包括這里所描述的器件，并且可以包括其它結(jié)構(gòu)和/或電路。將單獨(dú)的模塊從晶片上切割下來或切成小片，然后封裝成集成電路。本領(lǐng)域技術(shù)人員知道如何切割晶片以及封裝所述模塊以生產(chǎn)集成電路。將如此制造的集成電路視為本發(fā)明的一部分。
盡管本文中已經(jīng)參照附圖描述了本發(fā)明的示例性實(shí)施例，但是應(yīng)當(dāng)理解本發(fā)明不限于這些精確的實(shí)施例，本領(lǐng)域技術(shù)人員可以不背離權(quán)利要求的范圍而進(jìn)行其它各種變化和修改。
權(quán)利要求
1.一種非易失存儲器陣列，包括多個(gè)字線；多個(gè)位線；多個(gè)源極線；以及多個(gè)非易失存儲器單元，該多個(gè)存儲器單元的至少一個(gè)子集中的每一個(gè)具有與所述多個(gè)字線之一相連的第一端子、與所述多個(gè)位線之一相連的第二端子以及與所述多個(gè)源極線之一相連的第三端子，至少一個(gè)所述存儲器單元包括用于存儲該存儲器單元的邏輯狀態(tài)的雙極可編程存儲元件，該雙極可編程存儲元件的第一端子與相應(yīng)的位線/源極線對的第一線相連；以及金屬氧化物半導(dǎo)體器件，其包括第一和第二源極/漏極和柵極，該第一源極/漏極與所述雙極可編程存儲元件的第二端子相連，該第二源極/漏極與相應(yīng)的位線/源極線對的第二線相連，并且該柵極與相應(yīng)的一個(gè)所述字線相連；其中對于該多個(gè)存儲器單元中的至少一個(gè)子集而言，與給定字線相連的每對相鄰的存儲器單元共用相同的位線或者相同的源極線。
2.根據(jù)權(quán)利要求1所述的存儲器陣列，其中所述位線實(shí)質(zhì)上相互平行設(shè)置。
3.根據(jù)權(quán)利要求1所述的存儲器陣列，其中所述字線實(shí)質(zhì)上相互平行設(shè)置。
4.根據(jù)權(quán)利要求1所述的存儲器陣列，其中所述多個(gè)字線實(shí)質(zhì)上垂直于所述多個(gè)位線和所述多個(gè)源極線設(shè)置。
5.根據(jù)權(quán)利要求1所述的存儲器陣列，其中該雙極可編程存儲元件包括磁隧道結(jié)器件。
6.根據(jù)權(quán)利要求1所述的存儲器陣列，其中該多個(gè)非易失存儲器單元中的至少一個(gè)中的所述雙極可編程存儲元件包括過渡金屬氧化物。
7.根據(jù)權(quán)利要求6所述的存儲器陣列，其中利用鉻、錳和釩中的至少一種以規(guī)定的摻雜濃度對該過渡金屬氧化物進(jìn)行摻雜。
8.根據(jù)權(quán)利要求1所述的存儲器陣列，其中通過實(shí)質(zhì)上同時(shí)向與給定存儲器單元相連的相應(yīng)字線施加邏輯高電壓電勢、向相應(yīng)位線/源極線對的第一線施加邏輯高電壓電勢、向所述相應(yīng)位線/源極線對的第二線施加邏輯低電壓電勢，以及向?qū)?yīng)于與所述相應(yīng)字線相連的其他存儲器單元的每個(gè)位線/源極線對中的位線和源極線施加實(shí)質(zhì)上相同的電壓電勢，來寫入該多個(gè)非易失存儲器單元的給定一個(gè)單元中雙極可編程存儲元件的邏輯狀態(tài)，所述相應(yīng)位線/源極線對上的電壓電勢的極性表示將要寫入該存儲器單元的邏輯狀態(tài)。
9.根據(jù)權(quán)利要求1所述的存儲器陣列，其中通過向與該多個(gè)非易失存儲器單元的給定存儲器單元相連的相應(yīng)字線施加邏輯高電壓電勢，以及實(shí)質(zhì)上同時(shí)向第一線施加邏輯低電壓電勢并且向第二和第三線施加讀取電壓電勢和檢測第二和第三線上的電流，來讀取該多個(gè)非易失存儲器單元的所述給定的一個(gè)單元中的雙極可編程存儲元件的邏輯狀態(tài)，該第一線是所述相應(yīng)的位線/源極線對中的第一線，檢測到的電流的幅值表示該存儲器單元的邏輯狀態(tài)。
10.根據(jù)權(quán)利要求1所述的存儲器陣列，其中該存儲器陣列配置為使得能夠?qū)嵸|(zhì)上同時(shí)地讀取與相同字線相連的兩個(gè)相鄰存儲器單元。
11.根據(jù)權(quán)利要求10所述的存儲器陣列，其中通過向與所述相鄰存儲器單元相連的所述字線施加邏輯高電壓電勢，并且實(shí)質(zhì)上同時(shí)向與所述相鄰存儲器單元相對應(yīng)的每個(gè)位線/源極線對的第一線施加邏輯低電壓電勢，并且向與所述相鄰存儲器單元相對應(yīng)的所述位線/源極線的每個(gè)第二線施加讀取電壓電勢，來實(shí)質(zhì)上同時(shí)讀取所述兩個(gè)相鄰的存儲器單元，該相鄰的存儲器單元共用該第一線。
12.根據(jù)權(quán)利要求1所述的存儲器陣列，其中該多個(gè)非易失存儲器單元的至少一個(gè)單元中的所述雙極可編程存儲元件包括鉻摻雜鍶鈦氧化物、鍶鈦氧化物、鍶鋇鈦氧化物、鐠鈣錳氧化物、鍶鋯氧化物和鎳氧化物中的至少一種。
13.一種集成電路，包括至少一個(gè)非易失存儲器陣列，該至少一個(gè)非易失存儲器陣列包括多個(gè)字線；多個(gè)位線；多個(gè)源極線；和多個(gè)非易失存儲器單元，該多個(gè)存儲器單元中至少一個(gè)子集中的每一個(gè)具有與所述多個(gè)字線之一相連的第一端子、與所述多個(gè)位線之一相連的第二端子以及與所述多個(gè)源極線之一相連的第三端子，至少一個(gè)所述存儲器單元包括用于存儲該存儲器單元的邏輯狀態(tài)的雙極可編程存儲元件，該雙極可編程存儲元件的第一端子與相應(yīng)的位線/源極線對的第一線相連；以及金屬氧化物半導(dǎo)體器件，其包括第一和第二源極/漏極和柵極，該第一源極/漏極與所述雙極可編程存儲元件的第二端子相連，該第二源極/漏極與相應(yīng)的位線/源極線對的第二線相連，并且該柵極與相應(yīng)的一個(gè)字線相連；其中對于該多個(gè)存儲器單元中的至少一個(gè)子集而言，與給定字線相連的每對相鄰的存儲器單元共用相同的位線或者相同的源極線。
14.根據(jù)權(quán)利要求13所述的集成電路，其中通過實(shí)質(zhì)上同時(shí)向與給定存儲器單元相連的相應(yīng)字線施加邏輯高電壓電勢、向相應(yīng)位線/源極線對的第一線施加邏輯高電壓電勢、向相應(yīng)位線/源極線對的第二線施加邏輯低電壓電勢，以及向?qū)?yīng)于與所述相應(yīng)字線相連的其他存儲器單元的每個(gè)位線/源極線對中的位線和源極線施加實(shí)質(zhì)上相同的電壓電勢，來寫入該多個(gè)非易失存儲器單元的給定一個(gè)單元中雙極可編程存儲元件的邏輯狀態(tài)，所述相應(yīng)位線/源極線對上的電壓電勢的極性表示將要寫入該存儲器單元的邏輯狀態(tài)。
15.根據(jù)權(quán)利要求13所述的集成電路，其中通過向與該多個(gè)非易失存儲器單元的給定存儲器單元相連的相應(yīng)字線施加邏輯高電壓電勢，以及實(shí)質(zhì)上同時(shí)向第一線施加邏輯低電壓電勢，并且向第二和第三線施加讀取電壓電勢和檢測第二和第三線上的電流，來讀取該多個(gè)非易失存儲器單元的給定的一個(gè)單元中的雙極可編程存儲元件的邏輯狀態(tài)，該第一線是相應(yīng)的位線/源極線對的第一線，檢測到的電流的幅值表示該存儲器單元的所述邏輯狀態(tài)。
16.根據(jù)權(quán)利要求13所述的集成電路，其中該至少一個(gè)存儲器陣列配置為使得能夠?qū)嵸|(zhì)上同時(shí)地讀取與相同字線相連的兩個(gè)相鄰存儲器單元。
17.根據(jù)權(quán)利要求16所述的集成電路，其中通過向與所述相鄰存儲器單元相連的字線施加邏輯高電壓電勢，并且實(shí)質(zhì)上同時(shí)向與所述相鄰存儲器單元相對應(yīng)的每個(gè)位線/源極線對的第一線施加邏輯低電壓電勢，并且向與所述相鄰存儲器單元相對應(yīng)的所述位線/源極線的每個(gè)第二線施加讀取電壓電勢，來實(shí)質(zhì)上同時(shí)讀取所述兩個(gè)相鄰的存儲器單元，該第一線由該相鄰的存儲器單元共用。
18.根據(jù)權(quán)利要求13所述的集成電路，其中該多個(gè)非易失存儲器單元的至少一個(gè)單元中的雙極可編程存儲元件包括鉻摻雜鍶鈦氧化物、鍶鈦氧化物、鍶鋇鈦氧化物、鐠鈣錳氧化物、鍶鋯氧化物和鎳氧化物中的至少一種。
19.根據(jù)權(quán)利要求13所述的集成電路，其中該多個(gè)字線實(shí)質(zhì)上配置為垂直于該多個(gè)位線和該多個(gè)源極線。
20.根據(jù)權(quán)利要求13所述的集成電路，其中該位線和該源極線實(shí)質(zhì)上設(shè)置為相互平行的。
全文摘要
一種非易失存儲器陣列，包括多個(gè)字線，多個(gè)位線，多個(gè)源極線和多個(gè)非易失存儲器單元。該多個(gè)存儲器單元中至少一個(gè)子集中的每一個(gè)具有與多個(gè)字線之一相連的第一端子、與多個(gè)位線之一相連的第二端子以及與多個(gè)源極線之一相連的第三端子。至少一個(gè)該存儲器單元包括用于存儲該存儲器單元的邏輯狀態(tài)的雙極可編程存儲元件，該雙極可編程存儲元件的第一端子與相應(yīng)的第一位線和相應(yīng)的第一源極線之一相連；以及金屬氧化物半導(dǎo)體器件，其包括第一和第二源極/漏極和柵極。第一源極/漏極與雙極可編程存儲元件的第二端子相連，第二源極/漏極與相應(yīng)位線/源極線對的第二線相連，并且該柵極與相應(yīng)的一個(gè)字線相連。至少對于該多個(gè)存儲器單元中的子集而言，與給定字線相連的每對相鄰的存儲器單元共用相同的位線或者相同的源極線。
文檔編號G11C16/10GK101075480SQ20071009645
公開日2007年11月21日 申請日期2007年4月18日 優(yōu)先權(quán)日2006年4月21日
發(fā)明者C·H·蘭, G·I·梅杰, J·G·伯德諾茲 申請人:國際商業(yè)機(jī)器公司