專利名稱：：用于進行時間測量的電荷保持電路的編程的制作方法
技術領域：
：本發(fā)明一般涉及一種電子電路，更具體地說涉及構造一種允許可控制地存儲電荷以進行時間測量的電路。
背景技術：
：在許多應用中，都希望含有表示兩個事件之間經(jīng)過的時間的數(shù)據(jù)，它可能是精確的或近似的測量。一個應用的例子涉及對訪問權的時間管理，尤其是對媒體的訪問權。表示經(jīng)過的時間的這種數(shù)據(jù)的獲得通常需要用電子電路來進行時間測量，以避免在不使用電路時損失數(shù)據(jù)歷史，所述電子電路例如借助于電池組來供電。需要進行時間測量，所述時間測量即使在電子測量電路未被供電為可用狀態(tài)時也進行操作。國際專利申請WO-A-03/083769描述了一種時間測量安全交易電子實體，其中通過測量電容元件的電荷來確定兩次連續(xù)交易之間經(jīng)過的時間，所述電容元件的電荷會表示從其電介質(zhì)隔片中的漏電量。當對電3l^電時元件被充電，當再次對電路供電時、測量中斷供電后的其殘留電荷。這種殘留電荷^皮認為是表示兩次電路供電時刻之間所經(jīng)過的時間。電子實體以MOS晶體管為基礎，該MOS晶體管的柵極連接到電容元件的第一電極，電容元件的另一個電極與晶體管源極一起接地。晶體管漏極通過流壓轉換電阻連接到電源電壓。電阻兩端測量到的電壓是晶體管漏極電流的函數(shù)，因而，其柵極-源極電壓也如此，由此電容元件兩端的電壓也如此。通過在與晶體管柵極公用的其電極上施加電源對電容元件進行充電來初始化時間間隔。該文獻中所提供的解決方案有幾個缺陷。首先，對電容元件電介質(zhì)進行干預的可能性會限制可測量的時間范圍。然后，對電容元件進行充電將在其電介質(zhì)上產(chǎn)生電場強度，借此隨著時間流逝進行測量。另外，所提出的結構需要構造一種特定的元件。在某些應用中，需要將時間測量零件與存儲器相關聯(lián)，以決定對存儲器中所包含的數(shù)據(jù)或程序的存取。上述文獻的已知解決方案不容易與存儲器制造步驟相兼容。此外，電容元件中殘留電荷的解釋需要一校準步驟，以產(chǎn)生電荷-時間轉換表。
發(fā)明內(nèi)容本發(fā)明目的在于克服已知方案的全部或部分缺陷，以提供表示兩個事件之間所經(jīng)過的時間的彩:據(jù)，而不必永遠對該電子電路進行供電，所述電子電路。包含可實現(xiàn)該功能的裝置才艮據(jù)第一方面，本發(fā)明的目的在于一種用于進行時間測量的電荷保持電子電路。根據(jù)第二方面，本發(fā)明的目的在于采用一種與用于構造存儲器單元的技術相兼容的方式來構造這種電^各。沖艮據(jù)第三方面，本發(fā)明的目的在于不受將殘留電荷值轉換成時間間隔的表的限制即可從電子電荷保持電路中進行讀取。根據(jù)第四方面，本發(fā)明的目的在于快速編程電子電荷保持電路。為了達到全部或部分的這些目的、以及其它目的，本發(fā)明提供了一種用于控制電子電荷保持電路以進行時間測量的方法，包括至少一個第一電容元件，其電介質(zhì)具有漏電量，以及至少一個第二電容元件，第二電容元件的電介質(zhì)比第一電容元件的電介質(zhì)大，所述兩個元件具有用于確定浮動節(jié)點的公共電極，所述浮動節(jié)點可與用于測量其殘留電荷的元件相連接，其中通過經(jīng)由第一元件注入或提取電荷來獲得電荷保持周期的編程或初始化。根據(jù)本發(fā)明實施例，該電路包括至少一個第三電容元件，該第三電容元件的值比第二電容元件的值更大、且具有連接到浮動節(jié)點的電極，該第三元件用來于在比經(jīng)由第一元件更慢的編程階段，將電荷注入到浮動節(jié)點中或從浮動節(jié)點中揭:取電荷。才艮據(jù)本發(fā)明實施例，所述第三電容元件由浮動柵極與雙柵晶體管的活動區(qū)之間的電介質(zhì)構成。根據(jù)本發(fā)明實施例，其中第二元件的電容決定了保持時間。根據(jù)本發(fā)明實施例適用于嵌入到EEPROM型存儲器單元陣列中的電荷保持電路，每個單元包括與浮柵晶體管串聯(lián)的選擇晶體管，其中第一電容元件是至少一個第一單元的第一子集，其浮柵晶體管的隧道窗口的電介質(zhì)的厚度比其他單元的??；第二電容元件是至少一個第二單元的第二子集，其浮柵晶體管的漏極和源極互連；第三電容元件是至少一個第三單元的第三子集；以及測量元件是至少一個第四單元的第四子集，其隧道窗口纟皮去除，這四個子集的單元的晶體管的相應浮動柵極纟皮互連。結合附圖在以下對具體實施例的非限制性描述中詳細地闡述了本發(fā)明的上迷及其他目的、特點和優(yōu)點。圖l是根據(jù)本發(fā)明一個方面的用于闡明裝有電荷保持電路的電子實體的簡要框圖2顯示了根據(jù)本發(fā)明第一方面的電子電荷保持電路的實施例；圖3是用于闡明圖2的電路的操作的電流-電壓圖形；圖4^]于闡明圖2的電路的操作的時序圖5顯示了根據(jù)本發(fā)明第一方面的電子電荷保持電路的第二實施例；圖6是用于闡明圖5的電路的4喿作的電流-電壓圖形；圖7顯示了在環(huán)境實例中圖5的電路的改進；圖8A、8B和8C分別是根據(jù)本發(fā)明第二方面的電子電荷保持電路實施例的沿著第一方向的頂^L圖、剖面圖和等效電氣示意圖9A、9B和9C分別是圖8A到8C的電路的第一元件的的沿著第二方向的頂-現(xiàn)圖、剖面圖和等效電氣示意圖10A、10B和10C分別是圖8A到8C的電路的第二元件的的沿著第二方向的頂視圖、剖面圖和等效電氣示意圖11A、11B和11C分別是圖8A到8C的電路的第三元件的的沿著第二方向的頂視圖、剖面圖和等效電氣示意圖12A、12B和12C分別是圖8A到8C的電路的第四元件的的沿著第二方向的頂一見圖、剖面圖和等效電氣示意圖13顯示了根據(jù)本發(fā)明第三方面的電子電荷保持電路的讀取電路的第一實施例；圖14部分地顯示了根據(jù)本發(fā)明第三方面的電子電荷保持電路的讀取電路的第二實施例；圖15顯示了根據(jù)本發(fā)明第三方面的用在讀取電路中的非線性數(shù)-模轉換器的例子；圖16A和16B是用于闡明根據(jù)本發(fā)明第三方面的讀取電路的操作模式的時序圖；圖17A和17B是用于闡明本發(fā)明第三方面的改進的時序圖18A和18B是闡明用于表征電荷保持電路的第一示例的根據(jù)本發(fā)明第三方面的讀耳又電^各的方法的實施例的時序圖19A和19B是用于闡明電荷保持電路的第二示例的讀取電路表征方法的實施例的時序圖20部分地且示意性地顯示了與圖18A、18B、19A、和19B的表征方法相兼容的讀取電路的改進；以及圖21顯示了根據(jù)本發(fā)明第四方面的實施例中的電荷保持電路的實施例。具體實施例方式在不按比例描述的不同附圖中，為相同的元件指定相同的參考標記。出于清楚的目的，僅顯示和描述了有助于理解本發(fā)明的那些元件。特別是，沒有描述由根據(jù)本發(fā)明任意方面的電路所獲得的時間數(shù)據(jù)會用于何種用途，本發(fā)明適于這種時間數(shù)據(jù)的任何常規(guī)使用。類似地，沒有詳細描述編程或時間倒計時初始化的起點，在此本發(fā)明也適于對時間倒計時啟動的任何需要。圖l是根據(jù)本發(fā)明任意方面的用于闡明包括電子電荷保持電路10的電子設備l的簡要框圖。設備l是能夠使用表示兩個事件之間逝去的時間的數(shù)據(jù)的任何電子設備。它具有可控制地用于進行時間測量的電子電荷保持電路IO(At)。電路10受到施加于兩個端子13和12之間的電源電壓Valim的供電，端子12連4妻到基準電壓(例如，接地)。電壓Valim用來初始化電荷保持階段。電路10的兩個端子14和15用于被連接到測量電路11(MES)，測量電路11可將關于電路10的元件的殘留電荷的數(shù)據(jù)轉換成關于保持階段初始時間與測量時間之間逝去的時間的數(shù)據(jù)。端子15可用作測量和接地的基準。電路10最好釆用根據(jù)例如用硅制成的半導體基底的集成電路的形式來構成。圖2顯示了根據(jù)本發(fā)明第一方面的可控制電荷保持電路10的第一實施例的電氣示意圖。電路10包括第一電容元件C1，第一電容元件的第一電極21連接到浮動節(jié)點F，其電介質(zhì)隔片23被設計成(由它的介電常數(shù)和/或由它的厚度)漏電量不會隨著時間而忽略不計。"浮動節(jié)點F，用來指這樣的節(jié)點其不直接連接到半導體基底的任意擴散區(qū)域，更具體地說，其由電介質(zhì)隔片從任意電壓施加端上分隔。默認時，電容元件C1的第二電極22連接(圖2中的虛線)到端子12，所述端子12用于連接到參考電壓、或者保持不連-接。第二電容元件C2具有連接到節(jié)點F的第一電極31和連接到端子12的第二電極32。電容元件C2的電介質(zhì)隔片33呈現(xiàn)出比電容元件C1的電容更大的電荷保持電容。最好是，第三電容元件C3具有連接到節(jié)點F的第一電極41和連接到電路的端子13的第二電極42，所述端子13用于連接到初始化電荷保持階段時的電源(例如電壓Valim)。電容元件C2的功能是用于存儲電荷。由于通過電容元件的電^^質(zhì)隔片的漏電量的原因，電容元件Cl的功能^^目對纟爰'f曼地釋;改存^f諸元件C2(相比于其電極31直接接地而言)。電容元件C2的存在能夠AU文電元件(電容C1)中分離出該電路中所存在的電荷水平。元件C2的電介質(zhì)厚度大于元件C1的電介質(zhì)厚度。元件C2的電容比元件C1的電容更大，最好是按照至少10倍的比例。電容元件C3的功能是允許通itFowler-Nordheim(FN公式)效應或通過熱電子注入現(xiàn)象將電荷注入電容元件C2中。元件C3能夠將元件C2和C1的電荷并聯(lián)來避免元件C1上的壓力。元件C3的電介質(zhì)隔片的厚度大于元件C1的電介質(zhì)隔片的厚度，以避免引入附加漏電^4至。節(jié)點F連接到具有絕緣控制端子的晶體管(例如，MOS晶體管5)的柵極G,所述晶體管的導電端(漏極D和源極S)連接到輸出端子14和15以測量包含在元件C2之中的殘留電荷(忽略并聯(lián)的元件C1的電容)。例如，端子15接地，而端子14連接到允許對晶體管5中的漏極電流Ii4進行流-壓轉換的電流源。晶體管5的柵極電介質(zhì)的厚度大于元件C1的電介質(zhì)的厚度以避免在節(jié)點F上引入額外漏電量。最好是，晶體管5的柵極厚度大于元件C3的電介質(zhì)的厚度，以避免引入附加編程路徑(向節(jié)點F中注入電荷和從節(jié)點F中取出電荷)。圖3顯示了以端子15為基準，依據(jù)節(jié)點F處的電壓VF的晶體管5的漏極電流114的形狀的示例。電壓Vf表示晶體管5的柵極-源極電壓。這取決于穿過并聯(lián)的電容C1和C2的殘留電荷，因而實質(zhì)上取決于電容C2中的殘留電荷。通過保持端子12和15處于相同的電壓(例如，4妻地)并且通過向端子14上施加已知電壓來進行漏極電流l14的測定。不同的參考電壓可同時-故施加在端子12和15上，如此后參考圖13和14所看到的那樣。圖4闡明了節(jié)點F處的電荷Qp隨著時間的變化。時間t0處，當停止在端子13上施加電壓Valim時，電荷QF從初始值QMT開始，直到在時間tl處取消施加電壓時，呈現(xiàn)電容;改電形狀。時間tO和tl之間的時間間隔不僅取決于元件Cl的電介質(zhì)的漏電量能力，而且取決于元件C2的值(及由此取決于存儲容量)，其決定了值QMT。假定端子12、15以及電容元件C1的第二電極22為參考電壓、且假定端子l杉皮偏離到確定的電平，以《更電流Iw中的變化^U又由節(jié)點F的電壓變化而引起，因此，這一變化僅取決于從時間tO開始所經(jīng)過的時間。這一結果是由于時間漏電量元件(Cl)與表示殘留電荷的元件(C2)之間所進4亍的分離而獲j尋的。經(jīng)由電容元件C3對電路進行編程或復位保護了電容元件Cl,所述電容元件C1具有相對較薄的氧化物厚度(電介質(zhì))，否則所述電容元件C1在編程過程中會有被損壞的風險。這尤其能夠使得測量隨著時間而更具可靠性和可再現(xiàn)性。幾個電容元件C3可并聯(lián)連接于端子13和節(jié)點F之間，以加速編程或復位時間。類似地，保持時間不僅可通過設置元件C1和C2的電介質(zhì)的厚度和/或介電常數(shù)來進行修改，而且可通過并聯(lián)地提供幾個元件C1和/或C2來修改。圖5顯示了根據(jù)本發(fā)明的電路的第二實施例。與圖2的實施例相比，晶體管5^皮替換為晶體管6，其浮動柵才處G連接到節(jié)點F。晶體管6的控制柵極CG連接到按照電路的殘留電荷的讀取模式來控制的端子16。圖6釆用電^lM對施加于控制柵極上的電壓V:[6的圖形的形式闡明了圖5的電路的操作。假定晶體管6的漏極和源極端子14和15處的電壓通過外部讀取電路(H,圖l)而保持不變。因此，浮動柵極與端子15之間的電壓降取決于存在于節(jié)點F處的電荷、節(jié)點F與i2(實質(zhì)上是電容C1和C2)之間的總電容、以及施加于晶體管6的控制端子16上的電壓。在圖6中，舉例說明了三條曲線a、b和c。曲線a顯示了節(jié)點F完全力丈電的情況。曲線b顯示了節(jié)點F上呈現(xiàn)正電荷(電子提取)的情況。然后，晶體管6的閾值被降低。曲線c顯示了節(jié)點F處的負電荷(電子注入)的情況，這會為MOS晶體管產(chǎn)生較高的閾值。根據(jù)該電壓的施加，可將電荷注入到節(jié)點F中或從節(jié)點F中提取電荷，以便將晶體管6的棒l"生從曲線a變到曲線b和c中之一。一旦與編程電壓斷開，電容C1的漏電量就會提供隨著時間變化的曲線。浮動柵才AFG與晶體管6的溝道(有效面積)之間的電介質(zhì)厚度大于元件C1的電介質(zhì)厚度，并且最好也大于元件C3的電介質(zhì)厚度。圖7顯示了根據(jù)電荷注入或提取元件C3是具有浮動柵極的MOS晶體管7的改進的電氣示意圖。在圖7的示例中，電路被顯示為連接于它的一部分環(huán)境中。例如，晶體管7的漏極42連接到用于接收電壓Valim的電流源18，而它的源極73接地。它的控制柵極74l妻收控制信號CTRL，所述控制信號CTRL用于在需要注入電荷時導通晶體管7。晶體管7的浮動柵極41連接到節(jié)點F。晶體管6的漏極(端子14)接收供電電壓Valim，它的源極通過電流源19接地。電流源19兩端的電壓V19表示節(jié)點F處的電壓。圖7的改進提供了一種結構，其允許通過在端子42、73與74之間施加適應電壓由所謂的熱載流子(電子)現(xiàn)象將電子注入到節(jié)點F上。之后，假定通iiFowler-Nordheim效應來提取電子(相對于端子12在端子13上施加正復位電壓)，但是所要描述的操作很容易就會轉置成在節(jié)點F處注入電子，例如通過所謂的熱載流子現(xiàn)象。從上述描述中看來，有可能確定殘留電荷(相對于初始電荷而言)與電路復位階段之后所花費時間之間的相關性?？稍O計任何用于讀取節(jié)點F的電壓的電路。例如，基于轉換表或者在數(shù)字化之后基于根據(jù)電路特性而建立的轉換規(guī)律、將晶體管5(或6)中的電流的測量值或表示這個電流的電壓的測量值轉換為時間。根據(jù)圖13到1犯來描述用于解釋時間放電的讀取電路的優(yōu)選示例。盡管已經(jīng)為單個電源電壓Valim設立了基準，但是若在殘留電荷與測量值之間具有可利用的基準，則也可采用不同的電壓來進行編程和讀取。根據(jù)實施例特定例子，根據(jù)本發(fā)明第一方面的電荷保持電路被構造成具有以下^lt值電容C1:2fF，電^^質(zhì)厚度40埃(angstroms);電容C2:20fF,電介質(zhì)厚度160埃；電容C3:lff，電介質(zhì)厚度80埃。在大約一星期之后對用施加大約12伏的電壓來初始化的這種電路進行放電。當然這僅僅是一個例子，電介質(zhì)厚度值、介電常數(shù)、以及幾個元件C1或C2的可能的并聯(lián)連接關系決定了電荷保持時間。根據(jù)本發(fā)明第二方面，圖8A、8B、9A、9B、9CIOA、10BIOC11A11BIIC、12A、12B以及12C顯示了在源自于EEPROM存儲器體系結構中構造根據(jù)圖7的實施例的電路。圖8A、9A、IOA、11A以及12A分別是電子電荷保持電路以及其元件C2、7、Cl和6的簡化頂視圖。圖8B是沿著圖8A的線AA'的剖面圖。圖9B、IOB、11B以及12B分別是沿著圖9A、IOA、11A以及12A的線BB'的剖面圖。圖8C、9C、IOC、11C以及12C顯示了電子電荷保持電路以及其元件C2、7、Cl和6的相應的等效電氣示意圖。在所描述的例子中，假定在P型硅襯底中實施N溝道晶體管。當然，反過來也可以。從串聯(lián)連接了單個柵極選擇晶體管T2、T3、Tl或T4的浮動柵極晶體管中獲得了每個元件或單元C2、7、Cl或6，所述晶體管T2、T3、Tl、T4例如用于從EEPROM存儲單元陣列中選擇電子電荷保持電路。不同的晶體管構成元件C2、7、Cl和6的浮動4冊極互連(導電線84)以構成浮動節(jié)點F。它們的控制一冊極同時連接到施加讀取控制信號CG的導電線85。它們的相應源極互連到端子12(地面)，它們的相應漏極連接到選擇晶體管T2、T3、T1和T4的相應源極。晶體管T1到T4的柵極同時連接到施加電路選擇信號SEL的導電線86。它們的相應漏極D1到D4連4妄到各個可控制位線BL1到BL4。圖8C中位線的順序^皮任意地例示成BL2、BL3、BL1和BL4，但是不同元件C2、7、Cl和6在水平行方向上(在附圖的方向上)的順序無關緊要。在實施例的這個例子中，假定了N型源極和漏極區(qū)(圖8B)，其通過絕緣區(qū)81在行方向上彼此隔離。在通過絕緣層82與有效區(qū)域相隔離的第一導電層Ml中構造浮動柵極，在通過第三絕緣層83與第一導電層M1相隔離的第二導致層M2中構造控制柵極。例如在層M1中構造選擇晶體管的柵極。相對于常規(guī)五PROM存儲單元陣列而言的差異在于，采用由四個晶體管構成的組來互連浮動柵極以構造浮動節(jié)點F。另一個差異在于，構成不同電路元件的浮柵晶體管它們的隧道窗口厚度和/或它們的漏極和源極連接彼此不同。圖9A到9C舉例說明了存儲電容器C2的構造。相應浮柵晶體管的漏擬X)C2和源極SC2被短路(通過在整個有效區(qū)上擴展N+型注入，圖9B)以構造電容器的電fe32。此外，相對于標準EEPROM單元來說去除了隧道窗口。圖IOA到IOC舉例說明了構成電容編程元件C3的晶體管7的構造。標準EEPROM單元在隧道窗口102下(圖10B)具有帶N摻雜區(qū)的擴展101，所述隧道窗口102用于在電荷注入?yún)^(qū)中提供平臺。作為標準EEPROM單元，漏極區(qū)D7連接到選擇晶體管T3的源極。源極區(qū)S7連接到端子12。圖IIA、11B和1l傳例說明了構成電荷保持電路的漏電量元件的電容元件Cl的構造。與標準EEPROM單元相比，區(qū)別包括磨去用于隧道效應的電介質(zhì)窗口(區(qū)112，圖11B)以提高漏電量。例如，電介質(zhì)112的厚度被選擇成未修改單元的隧道窗口(102,圖10B)厚度(例如，70到80埃之間)的約一半(例如，30到40埃之間)。圖12A、12B、12C舉例說明了讀取晶體管6的構造，其中去除隧道窗口最好是EEPROM單元的常用注入?yún)^(qū)(101,圖10B)。因而由源極S6和D6限定的有效區(qū)類似于普通MOS晶體管的有效區(qū)。圖8A到12C的說明被簡化，且適用于所使用的技術。特別是，將柵極顯示為與漏極和源極區(qū)的限定對準，但是常常會出現(xiàn)輕微的重疊。借助于EEPROM單元技術進行構造的好處在于，可通過施加與用于在EEPROM存儲器單元中進行擦除或寫入時相同的電壓電平和相同的時間窗口，來對電荷保持電路進行編程。另一個好處在于，這保持了隨著時間的穩(wěn)定性，同時避免了在連續(xù)寫操作過程中漏電量元件(Cl)的薄氧化物的衰減。位線BL1到BL4的相應連接取決于電踏嫌作階段，特別是取決于編程(復位)或讀取階段。在下文中表I舉例說明了從如圖8A到12C所例示的電子電荷保持電路中進行復位(SET)和讀取(READ)的實施例。<table>tableseeoriginaldocumentpage15</column></row><table>在復位階段SET中，使選擇信號SEL為相對于地的第一高壓VPPp乂導通不同的晶體管T1到T4，同時施加于浮動柵極晶體管的控制柵極的信號C(f呆持低電平0以導通晶體管6。位線BL1、BL2和BL4保持浮動(高阻態(tài)HZ)、同時向線BL3施加允許浮動節(jié)點F充電的正電壓VPP2。最好保持線12(浮柵晶體管的源極所共有)不連接HZ。對于讀取READ來說，由信號SEL觸發(fā)不同的選擇晶體管到電平VsEL，并且向不同浮動柵極晶體管的控制柵極施加讀取電壓VREAD。線BL1、BL2和BL3處于高阻態(tài)HZ，同時線BL4接收允許供應讀取電流源的電壓Vi4。線12此時接地。不同電平VPPi、VPP2、Vsel、VREAD和Vl4之間的關系式最好如下所示VPPi大于VPP2;vsel大于Vread;VREAD的凄史量級與Vi4相同。根據(jù)實施例的特定例子WPi=14伏；vpp2-12伏；vsel:4伏；Vread二2伏；以及當然，在與eeprom單元相關的以上描述的內(nèi)容之中，電荷保持電路的每個元件當然可被替換成下述結構，其中并聯(lián)的幾個相同單元的子集被用于不同的相應元件。具體i兌來并聯(lián)使用幾個元件c2以提高節(jié)點f的電容以提高電子電路放電時間；并聯(lián)使用幾個元件7以在編程的復位上提高節(jié)點f處的電子注入或提取速率；并聯(lián)使用幾個漏電量元件c1以減小系鍵j丈電時間；和/或并聯(lián)引入幾個讀取元件6以在電路的測定中提供更大的電流。電子保持電路可被引入到標準eeprom存儲單元陣列的任何位置處，這使得可能的惡意用戶更難以對其定位。作為改進，可使幾個電路位于eeprom存儲板的不同位置。在這種情況下，可保證所有電路具有相同的放電時間或保證電路具有彼此不同的放電時間。根據(jù)另一改進，盡管幾個電路分布于存儲板中，根據(jù)由地址發(fā)生器控制的確定或隨機序列可立即使用單個電路。倘若提供適合的尋址和切換裝置，則構成本發(fā)明的電荷保持電路的單元選擇晶體管可與普jfEEPROM單元共享相同的位線。圖13顯示了根據(jù)本發(fā)明第三方面的用于讀取電子電荷保持電路狀態(tài)以進行時間測量的電路(ll，圖l)的第一實施例。為了簡化的目的，用方框10代表電荷保持電路(圖2、圖5、圖7或圖8a到12c),其包4綠取晶體管(在這個例子中，MOS晶體管5)以AI且合了元件C1和C2的電容元件。一^:地說，4艮據(jù)本發(fā)明的這個第三方面，電荷保持電i各可由任何電路(例如，上述國際專利申請WOA-03/083769中所述的電路)構成。電路10的輸出晶體管5位于差動組件的第一支路中，所述差動組件包括串聯(lián)于施加電源電壓Valim的端子131與地之間的兩個MOS晶體管的并聯(lián)支路。每個支路包括，串聯(lián)的P溝道晶體管P1或P2、N溝道晶體管N1或N2以及N溝道晶體管N3或N5。兩個晶體管P1和P2的柵極連接到P2晶體管的源極，它們的漏極連接到供電端131。晶體管N1和N2的柵極連接到施加參考電壓的端子132。在這個例子中，參考電壓由運算放大器133提供，所述運算放大器133接收同相輸入(+)電壓V0，它的反相輸入(-)連接到晶體管N2的源極和晶體管N5的漏極(電路10的端子14)?？蛇x組件133、N1和N2允許在晶體管N1和N2的源極上設置相同的電壓電平。晶體管N3的柵極接收由數(shù)-才辭令換器1344是供的模擬信號VdAC，下文中將描述其操作。其功能是提供階躍電壓以翻譯電路iO中的殘留電荷。晶體管P2和P1的相應源極連接在兩個輸入端上，例如比較器135的非反相(+)和反相(-)輸入端，輸出端OUT用來觸發(fā)(TRIGGER器136)提供結果TIME,所述結果TIME與表示轉換器的計數(shù)器的狀態(tài)COUNT的二進制字相對應。這個計數(shù)器按時鐘脈沖頻率CK的速率進行計數(shù)，以產(chǎn)生階躍信號，如下文中所示。圖13的電路對兩個支路中的電流之間的差值進行比較。當支路P1、Nl和N3中的電流變得比支路P2、N2和N5中的電流更大(或根據(jù)初始狀態(tài)變得更低)時，比較器135的輸出端進行切換。如果端子12接地，對于流入第一支路中的電流114來說，數(shù)但Qf/Ct大于晶體管5的闞值電壓(Vt)，其中QF表示電路]O中的殘留電荷，Or表示節(jié)點f與地之間的電容的累積值(特別是，電容元件C1和C2)。經(jīng)由放大器133施加于端子14的電壓V0最好是來源于電路137中，所述電路137包括隨動裝配放大器(follower-assembledamplifier)138(輸出端連接到反相輸入端(-))，其同相輸入端(+)連接到二極管裝配N溝道晶體管N4的漏極。晶體管N4的源極接地，其漏極由恒流源139(10)連接到施加正電源電壓(例如，Valim)的端子。電路137產(chǎn)生電平V0以便晶體管5導通允許讀取。根據(jù)電路所需要的消耗來選擇電流IO。出于精度的原因而匹配N溝道晶體管。最好是，在端子12上施加大于電平V0的電平。目的是，即使單元10全部被放電，也務使晶體管5導電，并允許在整個操作范圍期內(nèi)進行讀取。因而，當由轉換器134提供的電壓VoAc:超過電平V0+Qp/Or時，比較器135的輸出端進行切換。圖14顯示了一優(yōu)選實施例，其中使其節(jié)點F永久地放電的參考結構10'用于設置電路10的端子12的電壓。例如，晶體管140(穿通柵極(PassGate))連接電路10和10'的端子12和12'。放大器141使其同相輸入(+)連接到電路10'的端子14',以及由恒流源142(10)連接到施加電源電壓的端子131。；故大器141的反相輸入(-)接收由電路137產(chǎn)生的參考電壓V0，如參考圖13而進行描述的那樣。電流源139和142產(chǎn)生相同的電流I0。因此，端子14'的電壓被設置成V0(通過放大器141的反饋和通過處于電平V0的晶體管5'的柵極、通過源極142的尺寸注入)。即使節(jié)點F'處沒有存儲電荷，端子12'的電壓也大于電平V0。當然，當電壓施加在端子12'(由放大器141)上時，節(jié)點F表示電容分壓器的中點(僅考慮相對于地的晶體管5'的柵極電容)。因此，為了獲得節(jié)點F處的電平VO，端子12'的電壓大于電平V0。為了簡^:圖14的描述，其余的結構相同于參考圖13而討i侖的結構，因而沒有描述。晶體管140僅僅在電路的讀取模式中被導通。其余時間，端子12不連接或者接地。當晶體管140導通時，端子12'的電壓裙L轉換到端子12。由于端子14的電壓由放大器133(其同相輸入端連接到電路137的輸出端)設置成電平VO，節(jié)點F的電壓為電平VO加上該節(jié)點上所存儲的電荷。如果單元10沒有被充電，則節(jié)點F處于電平VO。如果單元包括電荷Qp，則節(jié)點F處的電壓等于V0+Qp/Or。這個實施例的優(yōu)點是，用于補償可能的制造偏差，晶體管140在電路10和10'的電容元件的第二可訪問電才U設置相同的電壓。若是圖13或圖14的讀取電路，可在讀取周期之外借助于所采用的控制開關(例如，斷開供電支路和/或斷開電流源)斷開。在讀取側，假定電荷Qp具有初始值QiMT，此時已知Q(r),介于VO和V0+Q(r)/Or中間的、由轉換器134提供的階躍電壓VDAC能夠測量時間。從電平V0+Q(ryOr開始、逐漸地降低電平，比較器135的切換點對應于轉換器的數(shù)字參考點COUNT。這個參考點是關于自從在電平Q(r)處復位(電荷保持電路10的編程)以來所經(jīng)過的時間的信息。參考圖16A到19B給出了示例。其優(yōu)點在于數(shù)字字節(jié)的輸出端可很容易被利用。最好是，數(shù)-模轉換器是非線性轉換器以一hf嘗非線性曲線(圖4),其后跟隨電荷保持電路的電容放電。作為改進，由數(shù)字裝置(計算器型的)下行進行校正，所述數(shù)字裝置用于根據(jù)讀取電路在該處進行切換的計數(shù)COUNT來校正經(jīng)過的時間。圖15顯示了數(shù)-模轉換器134的電氣示意圖的示例。差動放大器151上提供參考電壓Vref,所述差動放大器151的輸出端連接到n+2支路的共柵極，該支路包括P溝道MOS晶體管152、152o、152i.....152n。第一晶體管152使其源極由電阻器R接地并連接于放大器151的反相輸入(-)以設置VrefR電流。下一個n+l支路1520到152n的晶體管1520到152n具有相對于從一個支路到下一個支路尺寸上的提高，從晶體管1520的統(tǒng)一尺寸開始，直到晶體管152的尺寸。尺寸比率最好是從一個支路到下一個支路加倍以反映對電壓輻值進行計數(shù)的二進制符號。晶體管152和1520到152n的相應源極被連接到施加電源電壓Valim的端子150。晶體管152o到152n的相應漏極由開關KO到Kn連接到N溝道MOS晶體管155的漏極，所述N溝道MOS晶體管155被組裝成二極管且被組裝成第二N溝道晶體管156上的電流鏡。晶體管155和156源極接地。晶體管156的漏極連接到運算放大器157的反相輸入(-),所述運算放大器157的同相輸入(+)接收讀取電路的參考電壓VO，其輸出端提供電壓VDAC。電阻器R'(例如，具有與電阻器R相同的值)將放大器157的輸出端連接到其反相輸入。開關Ko到Kn(例如，MOS晶體管)受計數(shù)電路的相應位bO、bl.,.bn共n+l位的控制。計數(shù)電路包括計數(shù)器153，所述計數(shù)器153使其n+l位并聯(lián)發(fā)送到非線性轉換電路154(NLC)上。給放大器151和157、以及計數(shù)器153和電路154提供例如電壓Valim。假定電阻器R和R'為相同的值，晶體管156中的電流等于k，refR，其中k^示計數(shù)電路的狀態(tài)COUNT(計數(shù))。因此，由關系式VO+k，re一是供輸出電壓vdao可采用另一個非線性數(shù)4莫轉換電^各，圖15的電路表示這種轉換器的實施例的筒單示例。圖16A和16B舉例說明了根據(jù)本發(fā)明第三方面的讀取電路的第一操作模式，以及分別顯示了電壓QF和電壓VDAC隨著時間的變化的示例。假定在時間tO時放電電路初始化為電平Q(r),及在時間1R時進^^取，其中殘留電荷是QR。轉換器的非線性由電路154例如基于實驗或特性數(shù)據(jù)來定義，以^M嘗電荷保持電贈一故電曲線。電路154例如是組合邏輯，其將計數(shù)器153的輸出端的線性增大轉纟灸成非線性增大。根據(jù)在該處進行讀取的時間(例如，tR，圖16A),相對于讀取開始時間(圖16B的時序圖的時間起點)的延遲As，晶體管5中的電流產(chǎn)生輸出端OUT的切換。在階躍電壓的產(chǎn)生過程中，時間間隔實際上對應于計數(shù)器153提供的數(shù)值，所述階躍電壓被發(fā)送到晶體管N3的柵極(圖13)。時間信號OUT切換時的計數(shù)器的狀態(tài)能夠推導出編程時間tO和讀取時間tR之間所經(jīng)過的時間間隔At、是否提供包括電荷保持電路的設備(假設其端子13仍保持不連接或絕緣)。在圖16A和16B的例子中，假定電壓VDAC從電平VO+Q(r)/CT開始下降。當然可通過增大電壓進行測量，開關點ts保持原樣。對于讀取開始時間tR與切換時間ts之間的時間間隔而言，電壓Vj)AC的階躍的速度(因而計數(shù)器153的頻率CK)被選擇成相對于電路10的放電速率而言足夠快，以便相對于實際間隔At(tR-to)來說可以被忽略。然而，對該附圖的夸大描述顯示了相反的情況。因而可見，在不供電時也可進行本發(fā)明的元件10的放電，盡管如此也不會》文松時間概念。電壓Vre漆好是被選擇成符合等式PVref=Q(r)/CT。最好是，通過在非易失性存儲寄存器158(NVM)中存儲電壓值Vref或符合上述等式而獲得的計數(shù)器的起始值k、以及通過在每次讀取時利用這個值，來4丸行讀取電路的調(diào)整。圖17A和17B在兩個初始充電狀態(tài)Q(r〕和Q(r")下，顯示了利用非線性數(shù)-模轉換器來執(zhí)行電荷隨著時間減少和可能的調(diào)整的例子。調(diào)整參考值的事實(在這個例子中，分別為Q(O/0^Or)和Q(r"y(l^CT))使得時間測量與編程條件無關，即與初始電荷Q(O或Q(r")無關。如圖17A和17B中可見，當采用它們作為初始充電電平時，切換時間ts相同，而轉換器初始電平不同。根據(jù)放電曲線是否已知，可能必須校準每個放電電路10以便非線性轉換器134遵循該;改電曲線。圖18A、18B、19A和19B舉例說明了本發(fā)明的優(yōu)選實施例，其中在首次使用、初始化、或在制造結束時執(zhí)行讀取電路的校準。為了這個目的，在時間tlO處對電^各進行編程，其相對于時間tlO的間隔已知(例如24小時間隔)，然后在時間tll處進行測量。然后確定直到切換時間ts時由數(shù)-模轉換器提供的階躍降低的階躍數(shù)。對于所涉及的電路來說，這樣能夠確定已知時間間隔的階躍或分級數(shù)目。然后可將這一數(shù)目存儲在設備l的非易失性存儲元件中。圖18A和18B舉例說明了第一個例子，其中24h需要7次階躍。因此，兩次階3夭之間的時間間隔(TIMESTEP)為24/7。圖19A和19B舉例說明了第二個例子，其中借助于另一個不同電路，例如通過電容C1和C2的值，相同時間范圍內(nèi)需要13次階躍。因此，兩次階躍之間的時間間隔為24/13。圖20是一簡要框圖，其部分地舉例說明圖15的電路可能改進的例子以獲得圖18A、18B、19A和19B的操作。這種修改包括采用計數(shù)器153提供的計數(shù)COUNT,以將其(乘法器160)乘以存儲在非易失性存儲器(方框161，NVM)中的時間轉換參數(shù)(At/STEP)(Al/間隔)，以提供考慮了電路特性的計數(shù)值COUNT(計數(shù)')。值COUNT被提供給觸發(fā)器136。向該lt量施加一權重系數(shù)，所i^又重系凄t^初始電^4爭性測量的函數(shù)。本實施例的優(yōu)點在于，不需要結構性-修改讀取電路以適合于不同的電荷保持電路。圖21是在實現(xiàn)本發(fā)明第四方面的環(huán)境例子中舉例說明電荷保持電路的實施例的簡要框圖。該附圖例如基于圖2所示電荷保持電路的實施例。端子13由通過對信號SET進行編程來控制的開關211而連接到電壓VPP2以便初始化放電周期。端子14通過由讀取信號READ所控制的開關212而被連接于讀取電壓VM，電流源19兩端的電壓V^(用電阻來例示)提供用于表示從初始化以來所經(jīng)過的時間。根據(jù)本發(fā)明第四方面的優(yōu)選例子，通過施加適應性電壓電平，元件C1還用作快速編程元件，以獲得對節(jié)點F上的電子的快速注入或提取。然后開關213插入元件C1的電才M2與施力。電壓VPP3的端子之間，以強制進行節(jié)點F上的電荷注入或提取。開關213由快速編程信號FLASHSET控制。在靜止狀態(tài)中(當沒有在電極22上施加電壓VPP3時)，開關213至少起接地電極22的作用。實際上，開關213可使端子22不連接。由于電路結構的關系，對于放電路徑來說經(jīng)由漏電量元件C1足以在節(jié)點F與地之間存在。實際上大致情況就是這樣。參考圖21而描述的例子很適合于由浮柵晶體管(圖8A到12C)構成的電荷保持電路。例如，在檢測到目的在于阻止正常電路編程的異常運行狀態(tài)之后，就可采用這種快速編程(與由元件C3進行正常編程比較相對較快)。由于理論上這種情況在產(chǎn)品的整個壽命期之中都是非常罕見的，所以會壓迫元件C1的電介質(zhì)和由此損失測量的重復性的風險都是可接受的。此外，電介質(zhì)的任何改變都勢必加速放電，并因而縮小時間窗口。現(xiàn)在，在操作異常的情況下預期效果常常是這樣。特別是，如果在檢測到試圖攻擊(hacking)產(chǎn)品的情況下提供這種操作，則按照通常期望保護的方式降低每次檢測的電容。根據(jù)本申請，采用快速編程功能，將電荷帶到節(jié)點F上并重新開始時間周期，或者反之強制節(jié)點F快速」故電，例如禁止對由電荷保持電路保護的數(shù)據(jù)進4亍后續(xù)訪問。此后表I1舉例說明了在由圖8A到12C所例示類型的電荷保持電路的實施例中根據(jù)本發(fā)明第四方面的快速編程(FLASHSET)的實施例。采JI顯示了上述勤的編程和讀取階段。<table>tableseeoriginaldocumentpage24</column></row><table>快速編程FLASHSET包括在線BL1(圖8C)上施加偏壓VPP3(例如，等于有效的電平VPP2),而所有其他位線BL2到BL4處于高阻態(tài)HZ、零信號CG，同時處于電平VPPi的信號SEL導通選擇晶體管Tl到T4。線12最好處于高阻態(tài)HZ。快速編程利用相對于復位晶體管7的電介質(zhì)102(圖10B)而言更低的元件Cl的電介質(zhì)厚度來加速編程。本發(fā)明這個方面的優(yōu)點是在不供電周期之后在充電或放電模式下將時間測量與快速編程功能相組合。在其中希望在無源電路中測量時間的任何系統(tǒng)中均可找到本發(fā)明的眾多應用。實施例的特定例子涉及對存儲于數(shù)字載體上的數(shù)據(jù)或程序進行訪問的權限管理。在這種應用中，根據(jù)本發(fā)明的電路可被添加到不會一直被供電的存儲器系統(tǒng)中(存儲密鑰等)，或者可被設置于單獨的電路中，以及例如在首次載入要保護的數(shù)據(jù)時被復位。第二個應用示例涉及測量任意兩個元件之間的時間間隔，例如，在交易型應用中。當然，本發(fā)明很可能具有所屬領域技術人員容易地想到的各種變更、修改和改進。特別是，基于以上所述的功能指示且基于應用的需求不難實際實施本發(fā)明。例如，編程可僅被訪問一次，或者也可以在每次對應用程序上電時被繼續(xù)執(zhí)行。此外，特別是因為不需要永久供電，所以本發(fā)明可以在(電磁轉發(fā)器型的)非接觸設備中實現(xiàn)，這會導致從它們所存在的電磁場(由端子產(chǎn)生的)中供電。權利要求1.一種用于控制電子電荷保持電路以進行時間測量(10)的方法，包括至少一個第一電容元件(C1)，其電介質(zhì)具有漏電量，以及至少一個第二電容元件(C2)，所述兩個元件具有用于確定浮動節(jié)點(F)的公共電極，所述浮動節(jié)點可與用于測量其殘留電荷的元件(5，6)相連接，其中通過經(jīng)由第一元件注入或提取電荷來獲得電荷保持周期的編程或初始化。2.如權利要求l所述的方法，其中該電路包括至少一個第三電容元件(C3,7)，該第三電容元件的值比第二電容元件(C2)的值更大、且具有連接到浮動節(jié)點(F)的電極，該第三元件用來于在比經(jīng)由第一元件(Cl)更隄的編程階K將電荷注入到浮動節(jié)點中或從浮動節(jié)點中提取電荷。3.如權利要求或1或2所述的方法，其中所述第三電容元件(C3)由浮動柵極與雙柵晶體管(7)的活動區(qū)之間的電介質(zhì)構成。4.如權利要求1到3中任一個所述的方法，其中所述測量元件(6)是浮柵晶體管。5.如權利要求1到4中任一個所述的方法，其中第二元件(C2)的電容決定了保持時間。6.如權利要求1到5中任一個所述的方法，其中第二電容元件具有比第一電容元件更大的電祠4呆纟寺電容。7.如權利要求1到6中任一個所述的方法，適用于嵌入到EEPROM型存儲器單元陣列中的電荷保持電路，每個單元包括與浮柵晶體管串聯(lián)的選擇晶體管，其中第一電容元件是至少一個第一單元(Cl)的第一子集，其浮4冊晶體管的隧道窗口的電介質(zhì)(112)的厚度比其他單元的??；第二電容元件是至少一個第二單元(C2)的第二子集，其浮柵晶體管的漏極和源極互連；第三電容元件是至少一個第三單元(7)的第三子集；以及測量元件是至少一個第四單元(6)的第四子集，其隧道窗口被去除，這四個子集的單元的晶體管的相應浮動柵極;故互連。全文摘要一種用于控制電子電荷保持電路以進行時間測量(10)的方法，包括至少一個第一電容元件(C1)，其電介質(zhì)具有漏電量，以及至少一個第二電容元件(C2)，第二電容元件的電介質(zhì)比第一電容元件的電介質(zhì)大，所述兩個元件具有用于確定浮動節(jié)點(F)的公共電極，所述浮動節(jié)點可與用于測量其殘留電荷的元件(5，6)相連接，其中通過經(jīng)由第一元件注入或提取電荷來獲得電荷保持周期的編程或初始化。文檔編號G11C27/00GK101595531SQ200780036108公開日2009年12月2日申請日期2007年7月20日優(yōu)先權日2006年7月27日發(fā)明者弗蘭西斯科·拉·羅薩申請人:意法半導體有限公司