專利名稱：鐘控異步fifo存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于電子元件技術(shù)領(lǐng)域，特別是一種異步先入先出FIFO存儲(chǔ)器，用于集成 電路芯片中不同時(shí)鐘域間的數(shù)據(jù)緩沖。
背景技術(shù)：
現(xiàn)代的集成電路芯片中，隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大， 一個(gè)系統(tǒng)中往往含有數(shù)個(gè)時(shí)鐘。 多時(shí)鐘域帶來(lái)的一個(gè)問(wèn)題就是，如何設(shè)計(jì)異步時(shí)鐘之間的接口電路。異步FIFO是解決 這個(gè)問(wèn)題一種簡(jiǎn)便、快捷的解決方案。使用異步FIFO可以在兩個(gè)不同時(shí)鐘系統(tǒng)之間快 速而方便地傳輸實(shí)時(shí)數(shù)據(jù)。在網(wǎng)絡(luò)接口、圖像處理等方面，異步FIFO得到了廣泛的應(yīng) 用。異步通用FIFO具有兩個(gè)獨(dú)立的讀寫(xiě)時(shí)鐘，其傳輸數(shù)據(jù)使用一個(gè)時(shí)鐘域?qū)?shù)據(jù)值依 序?qū)懭隖IFO緩存，再使用另一個(gè)時(shí)鐘域，按照先入先出的順序從FIFO中讀出數(shù)據(jù)值， 這兩個(gè)時(shí)鐘域相互獨(dú)立且不相同。
不管是什么類型FIFO，其關(guān)鍵點(diǎn)是產(chǎn)生讀，寫(xiě)地址和空、滿的標(biāo)志。通常一個(gè)好的 FIFO設(shè)計(jì)，其基本要求是寫(xiě)滿而不溢出，能讀空而不多讀。因此，如何正確產(chǎn)生FIFO 空、滿標(biāo)志，是異步FIFO設(shè)計(jì)成敗的關(guān)鍵。設(shè)計(jì)FIFO存在著兩大難點(diǎn) 一是如何同步 異步信號(hào)，消除觸發(fā)器產(chǎn)生亞穩(wěn)態(tài)的問(wèn)題；二是如何正確的設(shè)計(jì)空滿以及近空滿等信號(hào) 的產(chǎn)生電路。為了避免亞穩(wěn)態(tài)，通常采用以下方法①對(duì)寫(xiě)地址/讀地址采用格雷碼。 由實(shí)踐可知，同步多個(gè)異步輸入信號(hào)出現(xiàn)亞穩(wěn)態(tài)的概率遠(yuǎn)遠(yuǎn)大于同步一個(gè)異步信號(hào)的概 率。對(duì)多個(gè)觸發(fā)器的輸出所組成的寫(xiě)地址/讀地址可以采用格雷碼。由于格雷碼每次只 變化一位，采用格雷碼可以有效地減少亞穩(wěn)態(tài)的產(chǎn)生。②采用觸發(fā)器來(lái)同步異步輸入信 號(hào)。空滿標(biāo)志的產(chǎn)生是FIFO的核心部分。如何正確設(shè)計(jì)此部分的邏輯，直接影響到FIFO 的性能。 一般做法是采用讀寫(xiě)地址相比較來(lái)產(chǎn)生空滿標(biāo)志。當(dāng)讀寫(xiě)地址的差值等于一個(gè) 預(yù)設(shè)值的時(shí)候，空/滿信號(hào)被置位。這種實(shí)現(xiàn)方法邏輯簡(jiǎn)單，但它是減法器形成的一個(gè) 比較大的組合邏輯，因而限制了FIF0的速度。
典型的異步FIFO的結(jié)構(gòu)如圖2所示。讀地址是由讀時(shí)鐘觸發(fā)的讀地址控制模塊產(chǎn) 生，而寫(xiě)地址是由寫(xiě)時(shí)鐘觸發(fā)的寫(xiě)地址控制模塊產(chǎn)生，要產(chǎn)生FIFO的空滿標(biāo)志，處于 不同的時(shí)鐘域的讀寫(xiě)地址必須進(jìn)行比較。為了降低亞穩(wěn)態(tài)的風(fēng)險(xiǎn)，二進(jìn)制碼讀寫(xiě)地址需轉(zhuǎn)換成格雷碼，這個(gè)過(guò)程由格雷碼轉(zhuǎn)化模塊完成。轉(zhuǎn)換后的讀寫(xiě)地址格雷碼在空滿信號(hào) 產(chǎn)生模塊中通過(guò)觸發(fā)器同步，同步后的讀寫(xiě)地址格雷碼再還原成二進(jìn)制碼進(jìn)行比較，產(chǎn) 生空滿信號(hào)。
采用上述方法實(shí)現(xiàn)的異步FIFO有以下缺點(diǎn)
1. 二進(jìn)制和格雷碼的互相轉(zhuǎn)換增加了硬件復(fù)雜度；
2. 在對(duì)讀寫(xiě)地址進(jìn)行比較時(shí)，常采用減法運(yùn)算，這也增加了硬件復(fù)雜度，同時(shí)增加 了電路的延時(shí)。

發(fā)明內(nèi)容
本發(fā)明的目的在于避免上述技術(shù)的不足，提供一種鐘控異步FIFO存儲(chǔ)器，以降低 電路的復(fù)雜度，避免使用減法運(yùn)算器，提高電路的速度。
為實(shí)現(xiàn)上述目的，本發(fā)明提供的鐘控異步先入先出FIFO存儲(chǔ)器，包括 雙端口隨機(jī)靜態(tài)存儲(chǔ)器SRAM，用以緩存寫(xiě)時(shí)鐘域傳送到讀時(shí)鐘域的數(shù)據(jù)； SRAM的寫(xiě)字線控制模塊，用以把寫(xiě)時(shí)鐘域的數(shù)據(jù)寫(xiě)入SRAM，同時(shí)將該數(shù)據(jù)的有效 標(biāo)志傳輸給標(biāo)志位模塊；
SRAM的讀字線控制模塊，用以讀出SRAM的數(shù)據(jù)至讀時(shí)鐘域，同時(shí)將該數(shù)據(jù)的無(wú)效 標(biāo)志傳輸給標(biāo)志位模塊；
標(biāo)志位模塊，用以標(biāo)識(shí)SRAM內(nèi)每個(gè)存儲(chǔ)空間的數(shù)據(jù)是否有效，并通過(guò)滿信號(hào)和半 滿信號(hào)產(chǎn)生模塊產(chǎn)生滿信號(hào)和半滿信號(hào)，通過(guò)空信號(hào)和半空信號(hào)產(chǎn)生模塊產(chǎn)生空信號(hào)和 半空信號(hào)輸出到外部端口。
所述的寫(xiě)字線控制模塊主要由第一寄存器鏈D1組成，每個(gè)寄存器Dli的輸出通過(guò) 第- 組與門Al中的與門Ali傳輸給SRAM的寫(xiě)字線wwli， 0《i《n-l， n=SRAM的最大存 儲(chǔ)數(shù)據(jù)的個(gè)數(shù)。
所述的讀字線控制模塊主要由第二寄存器鏈D2組成，每個(gè)寄存器D2i的輸出通過(guò) 第二組與門A2中的與門A2i傳輸給SRAM的寫(xiě)字線rwli， 0《i《n-l， n=SRAM的最大存 儲(chǔ)數(shù)據(jù)的個(gè)數(shù)。
所述的標(biāo)志位模塊內(nèi)有n個(gè)標(biāo)志位，每個(gè)標(biāo)志位由一個(gè)雙穩(wěn)電路S，兩個(gè)與門A3 和A4和三個(gè)NMOS晶體管Nl、 N2和N3電連接組成。
所述的滿信號(hào)和半滿信號(hào)產(chǎn)生模塊由第五組與門A5、第六組與門A6、和第一組或 門01電連接組成。
所述的空信號(hào)和半空信號(hào)產(chǎn)生模塊由第七組與門A7、第二組或門02和第三組或門
503電連接組成。
本發(fā)明具有以下優(yōu)點(diǎn)
1. 本發(fā)明由于采用鐘控寄存器鏈來(lái)選通SRAM的讀寫(xiě)字線，同時(shí)把SRAM的每個(gè)數(shù)據(jù)的 是否有效標(biāo)志直接傳送給標(biāo)志位模塊，避免了復(fù)雜的編碼轉(zhuǎn)換。
2. 本發(fā)明由于將標(biāo)志位的值存儲(chǔ)在雙穩(wěn)電路中，使改變雙穩(wěn)電路的值僅僅依靠三個(gè) 函OS下拉晶體管，不存在多時(shí)鐘域的問(wèn)題，因而了避免了亞穩(wěn)態(tài)問(wèn)題。
3. 本發(fā)明由于標(biāo)志位的值只需經(jīng)過(guò)結(jié)構(gòu)簡(jiǎn)單的組合邏輯就能產(chǎn)生空、滿、半空和半滿 信號(hào)，不需要復(fù)雜的減法邏輯單元，故降低了電路復(fù)雜度，提高了電路速度。
4. 本發(fā)明由于采用標(biāo)志位的形式，不依賴比較讀寫(xiě)時(shí)鐘域的地址信號(hào)就能產(chǎn)生FIFO空 滿及半空半滿信號(hào)，避免了傳統(tǒng)技術(shù)中地址轉(zhuǎn)換成格雷碼后再比較等- 系列復(fù)雜的 問(wèn)題。
本發(fā)明的結(jié)構(gòu)可結(jié)合附圖做進(jìn)一步的詳細(xì)描述。


圖1為傳統(tǒng)的異步FIFO的結(jié)構(gòu)圖2為本發(fā)明深度為8的FIFO存儲(chǔ)器的結(jié)構(gòu)框圖3為本發(fā)明深度為4的FIFO存儲(chǔ)器的電路原理圖4為本發(fā)明的寫(xiě)時(shí)序波形圖5為本發(fā)明的讀時(shí)序波形圖。
具體實(shí)施例方式
參照?qǐng)D2，本發(fā)明主要由雙端口靜態(tài)隨機(jī)存儲(chǔ)器SRAM、寫(xiě)字線控制模塊、讀字線控 制模塊、標(biāo)志位模塊、滿和半滿信號(hào)產(chǎn)生模塊、空和半空信號(hào)產(chǎn)生模塊組成。其中
所述的寫(xiě)字線控制模塊在三個(gè)外部輸入寫(xiě)時(shí)鐘信號(hào)wclk、寫(xiě)使能信號(hào)wen和復(fù)位 信號(hào)rst—n的作用下，以輪詢方式，依次選通SRAM的8根寫(xiě)字線ww10， wwll， wwl2， wwl3， wwl4， wwl5， wwl6， wwl7之一，當(dāng)一根寫(xiě)字線被選通時(shí)，外部輸入端口的數(shù)據(jù)輸 入data—in上的數(shù)據(jù)被寫(xiě)入該寫(xiě)字線對(duì)應(yīng)的存儲(chǔ)空間，同時(shí)寫(xiě)字線模塊將該存儲(chǔ)空間的 有效標(biāo)志寫(xiě)入標(biāo)志位模塊，以指示該存儲(chǔ)空間的數(shù)據(jù)是有效的，標(biāo)志位模塊將一直保持 該有效標(biāo)志，直到讀字線控制模塊將該存儲(chǔ)空間的無(wú)效標(biāo)志寫(xiě)入標(biāo)志位模塊。
所述的讀字線控制模塊在三個(gè)外部輸入讀時(shí)鐘信號(hào)rclk、讀使能信號(hào)ren和復(fù)位信 號(hào)rst—n的作用下，以輪詢方式，依次選通SRAM的8根讀字線rw10， rwll， rwl2， rwl3， rwl4， rwl5， rwl6, rwl7之一，當(dāng)一根讀字線被選通時(shí)，該字線對(duì)應(yīng)的存儲(chǔ)空間的數(shù)據(jù)被讀出至外部輸出端口的數(shù)據(jù)輸出data—out,同時(shí)讀字線模塊將該存儲(chǔ)空間的無(wú)效標(biāo)志 寫(xiě)入標(biāo)志位模塊，以指示該存儲(chǔ)空間的數(shù)據(jù)是無(wú)效的，標(biāo)志位模塊將--直保持該無(wú)效標(biāo) 志，直到寫(xiě)字線控制模塊將該存儲(chǔ)空間的有效標(biāo)志寫(xiě)入標(biāo)志位模塊。
標(biāo)志位模塊將SRAM存儲(chǔ)空間的數(shù)據(jù)有效和無(wú)效信息分別輸出給滿信號(hào)和半滿信號(hào) 產(chǎn)生模塊以及空信號(hào)和半空信號(hào)產(chǎn)生模塊，并由這兩個(gè)模塊產(chǎn)生外部的輸出信號(hào)滿信號(hào) full、半滿信號(hào)half_full、空信號(hào)e即ty和半空信號(hào)half—empty。
參照?qǐng)D3，本發(fā)明給出了 "個(gè)實(shí)現(xiàn)深度為4的異步FIFO的電路原理圖，它最多能存 儲(chǔ)4個(gè)數(shù)據(jù)。各模塊的結(jié)構(gòu)如下
雙端口靜態(tài)隨機(jī)存儲(chǔ)器SRAM，采用4X32bits的存儲(chǔ)內(nèi)核；
寫(xiě)字線控制模塊，包含第一寄存器鏈D1和第一組與門Al。第一寄存器鏈由第一寄 存器DIO、第二寄存器Dll、第三寄存器D12和第三寄存器D13首尾相連構(gòu)成，第--組 與門A1由第一與門AIO、第二與門M1、第三與門A12和第四與門A13構(gòu)成。第一寄存 器D10的輸出連接至第二寄存器D11的數(shù)據(jù)輸入端，第二寄存器Dll的輸出連接至第三 寄存器D12的數(shù)據(jù)輸入端，第三寄存器D12的輸出連接至第四寄存器D13的數(shù)據(jù)輸入端， 第四寄存器D13的輸出連接至第一寄存器D10的數(shù)據(jù)輸入端。另外，外部輸入寫(xiě)時(shí)鐘信 號(hào)wclk經(jīng)過(guò)非門100反相后和外部輸入寫(xiě)使能wen信號(hào)經(jīng)過(guò)與門AOO相與生成寫(xiě)門控 時(shí)鐘信號(hào)wclk—gated。寫(xiě)門控時(shí)鐘信號(hào)wclk—gated分別連接至第一寄存器DIO、第二 寄存器Dll、第三寄存器D12和第四寄存器D13的時(shí)鐘輸入端。寫(xiě)門控時(shí)鐘信號(hào) wclk—gated經(jīng)過(guò)非門101反相后連接至鎖存器L10的數(shù)據(jù)輸入端，寫(xiě)時(shí)鐘wclk信號(hào)連 接至鎖存器LIO的使能端。鎖存器LIO的輸出和寫(xiě)使能wen信號(hào)經(jīng)過(guò)與門A01相與生成 寫(xiě)字線使能信號(hào)wwlen。寫(xiě)字線使能信號(hào)wwlen和第一寄存器D10的輸出經(jīng)過(guò)第一與門 A10相與后的輸出連接至SRAM的寫(xiě)字線輕IO,寫(xiě)字線使能信號(hào)wwlen和第二寄存器Dll 的輸出經(jīng)過(guò)與門All相與后的輸出連接至SRAM的寫(xiě)字線wwll，寫(xiě)字線使能信號(hào)wwlen 和第三寄存器D12的輸出經(jīng)過(guò)與門A12相與后的輸出連接至SR細(xì)的寫(xiě)字線ww12，寫(xiě)字 線使能信號(hào)wwlen和第四寄存器D13的輸出經(jīng)過(guò)與門A13相與后的輸出連接至SRAM的 寫(xiě)字線wwl3。該寫(xiě)字線控制模塊的工作原理是寫(xiě)字線控制模塊受外部的寫(xiě)使能信號(hào) wen控制，產(chǎn)生4根寫(xiě)字線信號(hào)來(lái)控制SRAM的寫(xiě)入。復(fù)位后，第一寄存器D10的輸出為 "1"，其余寄存器的輸出都為"0"。但是此時(shí)寫(xiě)字線使能wwlen信號(hào)為"0"，所以4根 寫(xiě)字線都為"0"，當(dāng)寫(xiě)使能wen信號(hào)有效并保持一個(gè)寫(xiě)時(shí)鐘周期時(shí)，上半個(gè)寫(xiě)時(shí)鐘周期 寫(xiě)字線使能wwlen信號(hào)為"1"，寫(xiě)字線wl0將被置為高電平，其余寫(xiě)字線都為低電平；下半個(gè)寫(xiě)時(shí)鐘周期寫(xiě)字線使能wwlen信號(hào)為"0"，所有字線都為低電平，同時(shí)與門AOO 會(huì)產(chǎn)生一個(gè)時(shí)鐘脈沖，使得第一寄存器鏈Dl的值移位，于是第二寄存器Dll的輸出為 "1",其余寄存器都為"0"。隨著寫(xiě)使能wen信號(hào)的有效，4根寫(xiě)字線將依次被置為高 電平，并循環(huán)，完成寫(xiě)入的功能。寫(xiě)字線控制模塊設(shè)有兩個(gè)外部輸入，分別是寫(xiě)時(shí)鐘 wclk和寫(xiě)使能信號(hào)wen。 SRAM設(shè)有--個(gè)外部數(shù)據(jù)輸入data一in。這三個(gè)外部輸入的時(shí)序 要求如圖4所示，其中要求data—in上的數(shù)據(jù)在前半個(gè)時(shí)鐘周期就必須穩(wěn)定。寫(xiě)門控時(shí) 鐘信號(hào)wclk—gated和寫(xiě)字線使能wwlen是在三個(gè)外部輸入的作用下產(chǎn)生的內(nèi)部信號(hào)， 它門之間的時(shí)序波形關(guān)系也在圖4中給出。
讀字線控制模塊，包含第二寄存器鏈D2和第二組與門A2。第二寄存器鏈由第五寄 存器D20、第六寄存器D2K第七寄存器D22和第八寄存器D23首尾相連構(gòu)成，第二組 與門A2由第五與門A20、第六與門A21、第七與門A22和第八與門A23構(gòu)成。第五寄存 器D20的輸出連接至第六寄存器D21的數(shù)據(jù)輸入端，第六寄存器D21的輸出連接至第七 寄存器D22的數(shù)據(jù)輸入端，第七寄存器D22的輸出連接至第八寄存器D23的數(shù)據(jù)輸入端， 第八寄存器D23的輸出連接至第五寄存器D20的數(shù)據(jù)輸入端。另外，外部輸入寫(xiě)時(shí)鐘rclk 經(jīng)過(guò)非門102反相后和外部輸入寫(xiě)使能ren信號(hào)經(jīng)過(guò)與門A02相與生成讀門控時(shí)鐘信號(hào) rclk一gat.ed。讀門控時(shí)鐘信號(hào)rclk一gated分別連接至第五寄存器D20、第六寄存器D21、 第七寄存器D22和第八寄存器D23的時(shí)鐘輸入端。讀使能信號(hào)ren和第五寄存器D20的 輸出經(jīng)過(guò)第五與門A20相與后的輸出連接至SRAM的讀字線rw10，讀使能信號(hào)ren和第 六寄存器D21的輸出經(jīng)過(guò)第六與門A21相與后的輸出連接至SRAM的讀字線rwll，讀使 能信號(hào)ren和第七寄存器D22的輸出經(jīng)過(guò)第七與門A22相與后的輸出連接至SRAM的讀 字線rwl2，讀使能信號(hào)ren和第八寄存器D23的輸出經(jīng)過(guò)第八與門A23相與后的輸出連 接至SRAM的讀字線rw13。另外，讀字線控制模塊還包括一組32個(gè)寄存器DO， SMM的 讀出數(shù)據(jù)線連接至這32個(gè)寄存器DO，讀門控時(shí)鐘信號(hào)rclk—gated連接至這32個(gè)寄存 器DO的時(shí)鐘輸入端，這32個(gè)寄存器DO的輸出即為外部輸出data一out。該讀字線控制 模塊的工作原理是讀字線控制模塊受外部的讀使能信號(hào)ren控制，產(chǎn)生4根讀字線信 號(hào)來(lái)控制SRAM的讀出。復(fù)位后，第五寄存器D20的輸出為"1"，其余寄存器都為"0"。 但是此時(shí)讀使能ren信號(hào)為"0"，所以4根讀字線都為"0"，當(dāng)讀使能ren信號(hào)有效并 保持一個(gè)寫(xiě)時(shí)鐘周期時(shí)，上半個(gè)讀時(shí)鐘周期讀字線rw10將被置為高電平，其余讀字線 都為低電平；下半個(gè)讀時(shí)鐘周期與門A02會(huì)產(chǎn)生一個(gè)時(shí)鐘脈沖，使得在上半周期讀出的 數(shù)據(jù)被一組32位的寄存器DO保存，該32位的寄存器DO的輸出即為外部輸出data—out,與門A02產(chǎn)生的時(shí)鐘脈沖還使寄存器鏈的值移位，于是第六寄存器D21的輸出為"1"， 其余寄存器都為"0"，在下半個(gè)讀時(shí)鐘周期時(shí)，讀字線rwll會(huì)被置為高電平，其余讀 字線為低電平，但是data—out的值已經(jīng)被寄存器保存，所以不會(huì)改變。隨著讀使能ren 信號(hào)的有效，4根讀字線將依次被置為高電平，并循環(huán)，完成讀出的功能。讀字線控制 模塊設(shè)有兩個(gè)外部輸入，分別是讀時(shí)鐘rclk和讀使能信號(hào)ren。這兩個(gè)個(gè)外部輸入的 時(shí)序要求如圖5所示。讀門控時(shí)鐘信號(hào)rclk一gated是在兩個(gè)外部輸入的作用下產(chǎn)生的 內(nèi)部信號(hào)，data一out是外部的數(shù)據(jù)輸出端口，它門之間的時(shí)序波形關(guān)系也在圖4中給出。
標(biāo)志位模塊，包含第三組寄存器D3、第四組寄存器D4、第三組與門A3、第四組與 門A4、第一組畫(huà)晶體管Nl、第二組NM0S晶體管N2、第三組簡(jiǎn)0S晶體管N3和一組. 雙穩(wěn)電路S組成。第三組寄存器D3由第九寄存器D30、第十寄存器D31、第十一寄存器 D32和第十二寄存器D33組成。第四組寄存器D4由第十三寄存器D40、第十四寄存器D41、 第十五寄存器D42和第十六寄存器D43組成。第三組與門A3由第九與門A30、第十與門 A31、第十一與門A32和第十二與門A33組成。第四組與門A4由第十三與門A40、第十 四與門A41、第十五與門A42和第十六與門A43組成。第一組NMOS晶體管Nl由第一晶 體管NIO、第二晶體管Nll、第三晶體管N12和第四晶體管N13組成。第二組NMOS晶體 管N2由第五晶體管N20、第六晶體管N21、第七晶體管N22和第八晶體管N23組成。第 三組NMOS晶體管N3由第九晶體管N30、第十晶體管N31、第十一晶體管N32和第十二 晶體管N33組成。雙穩(wěn)電路S由第一雙穩(wěn)電路SO、第二雙穩(wěn)電路S1、第三雙穩(wěn)電路S2 和第四雙穩(wěn)電路S3組成。
標(biāo)志位模塊的這些電路元件共組成了四個(gè)標(biāo)志位，分別是第一標(biāo)志位、第二標(biāo) 志位、第三標(biāo)志位和第四標(biāo)志位。其中
第一標(biāo)志位由第一雙穩(wěn)電路SO、第九與門A30、第十三與門A40、第一醒OS晶體 管NIO、第五醒OS晶體管N20和第九應(yīng)OS晶體管N30組成。第一 NMOS晶體管N10的漏 端與第一雙穩(wěn)電路SO的反節(jié)點(diǎn)HO連接，第一 NMOS晶體管N10的柵端與第九與門A30 的輸出端連接，第一 NMOS晶體管N10的源端與地連接。第五NMOS晶體管N20的漏端與 第一雙穩(wěn)電路SO的正節(jié)點(diǎn)f00連接，第五NMOS晶體管N20的柵端與第十三與門A40的 輸出端連接，第五NMOS晶體管N20的源端與地連接。第九NMOS晶體管N30的漏端與第 一雙穩(wěn)電路SO的正節(jié)點(diǎn)f00連接，第九NMOS晶體管N30的柵端與非門103的輸出連接， 第九NMOS晶體管N30的源端與地連接。第九與門A30的一個(gè)輸入端與第一雙穩(wěn)電路SO 的反節(jié)點(diǎn)fl0連接，另一個(gè)輸入端與是第九寄存器D30的輸出端rlO連接。第十三與門A40的--個(gè)輸入端與第---雙穩(wěn)電路SO的正節(jié)點(diǎn)f00連接，另一個(gè)輸入端與第十三寄存器 D40的輸出端r20連接。
第二標(biāo)志位由第二雙穩(wěn)電路S1、第十與門A31、第十四與門A41、第二羅OS晶體 管Nll、第六NMOS晶體管N21和第十麗OS晶體管N31組成。第二麗OS晶體管Nil的漏 端與第二雙穩(wěn)電路Sl的反節(jié)點(diǎn)fll連接，第二 NMOS晶體管Nil的柵端與第二與門A31 的輸出端連接，第二醒OS晶體管Nll的源端與地連接。第六麗OS晶體管N21的漏端與 第二雙穩(wěn)電路Sl的正節(jié)點(diǎn)f01連接，第六NMOS晶體管N21的柵端與第十四與門A41的 輸出端連接，第六麗OS晶體管N21的源端與地連接。第十NMOS晶體管N31的漏端與第 二雙穩(wěn)電路S1的正節(jié)點(diǎn)f01連接，第十麗OS晶體管N31的柵端與非門103的輸出連接， 第十NMOS晶體管N31的源端與地連接。第十與門A31的一個(gè)輸入端與第二雙穩(wěn)電路Sl 的反節(jié)點(diǎn)fll連接，另一個(gè)輸入端與第十寄存器D31的輸出端rll連接。第十四與門A41 的一個(gè)輸入與第二雙穩(wěn)電路Sl的正節(jié)點(diǎn)f01連接，另一個(gè)輸入與第十四寄存器D41的 輸出端r21連接。
第三標(biāo)志位由第三雙穩(wěn)電路S2、第-1-一與門A32、第十五與門A42、第三NM0S晶 體管N12、第七醒0S晶體管N22和第十一 麗0S晶體管N32組成。第三NM0S晶體管N12 的漏端與第三雙穩(wěn)電路S2的反節(jié)點(diǎn)f12連接，第三NMOS晶體管N12的柵端與第十一與 門A32的輸出端連接，第三麗0S晶體管N12的源端與地連接。第七NM0S晶體管N22的 漏端與第三雙穩(wěn)電路S2的正節(jié)點(diǎn)f02連接，第七NMOS晶體管N22的柵端與第十五與門 A42的輸出端連接，第七麗OS晶體管N22的源端與地連接。第十一 醒OS晶體管N32的 漏端與第三雙穩(wěn)電路S2的正節(jié)點(diǎn)f02連接，第十一 NMOS晶體管N32的柵端與非門103 的輸出連接，第十一 函OS晶體管N32的源端與地連接。第十一與門A32的一個(gè)輸入端 與第三雙穩(wěn)電路S2的反節(jié)點(diǎn)f 12連接，另一個(gè)輸入端與第十一寄存器D32的輸出端r12 連接。第十五與門A42的一個(gè)輸入端與第三雙穩(wěn)電路S2的正節(jié)點(diǎn)f02連接，另一個(gè)輸 入端與第十五寄存器D42的輸出端r22連接。
第四標(biāo)志位由第四雙穩(wěn)電路S3、第十二與門A33、第十六與門A43、第四麗OS晶 體管N13、第八NMOS晶體管N23和第十二麗OS晶體管N33組成。第四麗OS晶體管N13 的漏端與第四雙穩(wěn)電路S3的反節(jié)點(diǎn)f13連接，第四麗OS晶體管N13的柵端與第十二與 門A33的輸出端連接，第四麗OS晶體管N13的源端與地連接。第八NMOS晶體管N23的 漏端與第四雙穩(wěn)電路S3的正節(jié)點(diǎn)f03連接，第八麗OS晶體管N23的柵端與第十六與門 A43的輸出端連接，第八羅OS晶體管N23的源端與地連接。第十二 NMOS晶體管N33的漏端與第四雙穩(wěn)電路S3的正節(jié)點(diǎn)f03連接，第十二醒OS晶體管N33的柵端與非門103 的輸出連接，第十二麗OS晶體管N33的源端與地連接。第十二與門A33的一個(gè)輸入端 與第四雙穩(wěn)電路S3的反節(jié)點(diǎn)f13連接，另一個(gè)輸入端與第十二寄存器D33的輸出端r13 連接。第十六與門A43的 一個(gè)輸入端與第四雙穩(wěn)電路S3的正節(jié)點(diǎn)f03連接，另--個(gè)輸 入端與第I '六寄存器D43的輸出端r23連接。
標(biāo)志位模塊的工作原理是標(biāo)志位模塊中的四個(gè)標(biāo)志位和SRAM的四個(gè)32bits的 存儲(chǔ)空間一一對(duì)應(yīng)，第一標(biāo)志位指示SRAM的第一存儲(chǔ)空間的值是否有效；第二標(biāo)志位 指示SR旭的第二存儲(chǔ)空間的值是否有效；第三標(biāo)志位指示SRAM的第一存儲(chǔ)空間的值是 否有效；第四標(biāo)志位指示SRAM的第四存儲(chǔ)空間的值是否有效。這四個(gè)標(biāo)志位的工作原 理完全相同，下面以第一標(biāo)志位來(lái)說(shuō)明它們的工作原理復(fù)位時(shí)，第九隨0S晶體管N30 管導(dǎo)通，第一標(biāo)志位的輸出節(jié)點(diǎn)fOO的值為"0"。復(fù)位后，第一麗OS晶體管NIO，第五 麗OS晶體管N20,第九NMOS晶體管N30管都關(guān)閉，第一標(biāo)志位的輸出節(jié)點(diǎn)f00的值仍 為"0"。當(dāng)對(duì)SRAM的第一存儲(chǔ)空間寫(xiě)入數(shù)據(jù)后，第九寄存器D30的輸出為"1"，導(dǎo)致 第九與門A30的輸出為"1"，于是第--NMOS晶體管N10管導(dǎo)通，使第一標(biāo)志位的輸出 節(jié)點(diǎn)fOO的值為"1"，同時(shí)第一標(biāo)志位的節(jié)點(diǎn)flO的值為"0"，于是第九與門A30的輸 出立刻為"0",從而關(guān)閉了第一 NMOS晶體管NIO，此時(shí)第-- 麗OS晶體管NIO，第五畫(huà)OS 晶體管N20，第九應(yīng)OS晶體管N30管都關(guān)閉，第一標(biāo)志位的輸出節(jié)點(diǎn)f00的值仍為"l"， 表明SRAM的第一存儲(chǔ)空間數(shù)據(jù)有效。當(dāng)對(duì)SRAM的第一存儲(chǔ)空間讀出數(shù)據(jù)后，第十三寄 存器D40的輸出為"1",導(dǎo)致第十三與門A40的輸出為"1"，于是第五晶體管N20管導(dǎo) 通，使第一標(biāo)志位的輸出節(jié)點(diǎn)f00的值為"0"，同時(shí)第一標(biāo)志位的節(jié)點(diǎn)flO的值為"1"， 于是第十三與門A40的輸出立刻為"0"，從而關(guān)閉了第五麗OS晶體管N20管，此時(shí)第 一麗OS晶體管NIO，第五NMOS晶體管N20，第九NMOS晶體管N30管都關(guān)閉，第一標(biāo)志 位的輸出節(jié)點(diǎn)f00的值仍為"0"，表明SRAM的第一存儲(chǔ)空間數(shù)據(jù)無(wú)效。滿、半滿信號(hào)產(chǎn)生模塊，包含第五組與門A5、第六組與門A6和第一組或門01。 第五組與門A5由第十七與門A50、第十八與門A51、第十九與門A52和第二十與門A53 組成。第六組與門A6由第二十一與門A60組成。第一或門01由第一或門010、第二或 門011和第三或門012組成。第五組與門(A5)中的第i個(gè)與門A5i的兩個(gè)輸入分別 與標(biāo)志位的輸出fOi和fOj連接，且當(dāng)0《i《^時(shí)，j=i + ^-l;當(dāng)^〈i《n-l時(shí)，
n=SRAM的最大存儲(chǔ)數(shù)據(jù)的個(gè)數(shù)，具體連接關(guān)系為第十七與門A50的一個(gè)輸入端與第一標(biāo)志位的輸出節(jié)點(diǎn)f00連接，另--個(gè)輸入端與第二標(biāo)志位的輸出節(jié)點(diǎn)f01 連接；第I八々門A51的一個(gè)輸入與第二標(biāo)志位的輸出節(jié)點(diǎn)f01連接，另-個(gè)輸入端與 第三標(biāo)志位的輸出節(jié)點(diǎn)f02連接；第十九與門A52的--個(gè)輸入端與第三標(biāo)志位的輸出節(jié) 點(diǎn)f02連接，另一個(gè)輸入端與第四標(biāo)志位的輸出節(jié)點(diǎn)f03連接；第二十與門A53的一個(gè) 輸入端與第四標(biāo)志位的輸出節(jié)點(diǎn)f03連接，另一個(gè)輸入端與第一標(biāo)志位的輸出節(jié)點(diǎn)f00 連接。第二十一與門A60的一個(gè)輸入端與第十七與門A50的輸出端連接，另一個(gè)輸入端 與第十九與門A52的輸出端連接。第或門010的一個(gè)輸入端與第十七與門A50的輸出 端連接，另--個(gè)輸入端與第十八與門A51的輸出端連接。第二或門011的--個(gè)輸入端與 第十九與門A52的輸出端連接，另一個(gè)輸入端與第二十與門A53的輸出連接。第三或門 012的一個(gè)輸入端與第一或門010的輸出端連接，另一個(gè)輸入端與第二或門011的輸 出端連接。第二十一與門A60的輸出端就是外部輸出滿信號(hào)full,第三或門012的輸 出端就是外部輸出半滿信號(hào)half—full。
空、半空信號(hào)產(chǎn)生模塊，包含第二組或門02、第三組或門03和第七組與門A7。 第二組或門由第四或門020、第五或門021、第六或門022和第七或門023組成。第 三組或門03由第八或門030組成。第七組與門A7由第二十二與門A70、第二十三與門 A71和第二十四與門A72組成。第二組或門(02)的第i個(gè)或門(02i)的兩個(gè)輸入分 別與標(biāo)志位的輸出fOi和fOj連接，且當(dāng)0《i《^時(shí)，j=i + ^-l;當(dāng)^〈i《n-l時(shí)，
『SRAM的最大存儲(chǔ)數(shù)據(jù)的個(gè)數(shù)，具體連接關(guān)系為第四或門O20的一個(gè)輸
入端與第一標(biāo)志位的輸出節(jié)點(diǎn)f00連接，另一個(gè)輸入端與第二標(biāo)志位的輸出節(jié)點(diǎn)f01連 接；第五或門021的一個(gè)輸入端與第二標(biāo)志位的輸出節(jié)點(diǎn)f01連接，另一個(gè)輸入端與第 三標(biāo)志位的輸出節(jié)點(diǎn)f02連接；第六或門022的一個(gè)輸入端與第三標(biāo)志位的輸出節(jié)點(diǎn) f02連接，另一個(gè)輸入端與第四標(biāo)志位的輸出節(jié)點(diǎn)f03連接；第七或門023的一個(gè)輸入 端與第四標(biāo)志位的輸出節(jié)點(diǎn)f03連接，另一個(gè)輸入端與第一標(biāo)志位的輸出節(jié)點(diǎn)fOO連接。 第八或門030的一個(gè)輸入端與第一或門020的輸出端連接，另一個(gè)輸入端與第六或門 022的輸出端連接。第二十二與門A70的一個(gè)輸入端與第四或門020的輸出端連接，另 一個(gè)輸入端與第五或門021的輸出端連接。第二十三與門A71的一個(gè)輸入端與第六或門 022的輸出端連接，另 -個(gè)輸入端與第七或門023的輸出端連接。第二十四與門A72 的一個(gè)輸入端與第二十二與門A70的輸出端連接，另一個(gè)輸入端與第二十三與門A71的 輸出端連接。第二十四與門A72的輸出端與非門104的輸入端連接。第八或門030的輸出端就是外部輸出空信號(hào)empty,非門104的輸出端就是外部輸出半空信號(hào)half—e即ty。 滿、半滿信號(hào)產(chǎn)生模塊和空、半空信號(hào)產(chǎn)生模塊的工作原理是依據(jù)所述四個(gè)標(biāo)志位 的輸出f00、 f01、 f02和f03的值產(chǎn)生滿信號(hào)full、半滿信號(hào)half—full、空信號(hào)empty 和半空信號(hào)half—e即ty。滿信號(hào)full、半滿信號(hào)half一full、空信號(hào)e即ty和半空信號(hào) half—empty產(chǎn)生邏輯表達(dá)式如下。 /"〃 = /00-/01./02-/03
，(y = /00 + /01 + /02 + /03
to//—/M〃 = (/OO /01)+ (/Ol /02)+ (/02. /03)+ (/03 ,00)
/w// _ ，~ = (/00 + /01).(/01 + /02).(/02 + /03).(/03 + /OO)
本發(fā)明的實(shí)施方式不限于以上所述的深度為4的鐘控異步FIFO存儲(chǔ)器，根據(jù)實(shí)際 需要能夠制作不同深度的FIFO存儲(chǔ)器，例如深度為8或者16的電路原理與圖3所述的 原理相同，僅是增加了第一寄存器鏈和第二寄存器鏈的長(zhǎng)度，以及增加了標(biāo)志位模塊中 標(biāo)志位的個(gè)數(shù)。顯然，任何人在了解了本發(fā)明的技術(shù)原理后能夠所作出不同的電路改動(dòng)， 但是這些改動(dòng)均屬于本發(fā)明的保護(hù)范圍之內(nèi)。
1權(quán)利要求
1. 一種鐘控異步先入先出FIFO存儲(chǔ)器，包括雙端口隨機(jī)靜態(tài)存儲(chǔ)器SRAM，用以緩存寫(xiě)時(shí)鐘域傳送到讀時(shí)鐘域的數(shù)據(jù)；SRAM的寫(xiě)字線控制模塊，用以把寫(xiě)時(shí)鐘域的數(shù)據(jù)寫(xiě)入SRAM，同時(shí)將該數(shù)據(jù)的有效標(biāo)志傳輸給標(biāo)志位模塊；SRAM的讀字線控制模塊，用以讀出SRAM的數(shù)據(jù)至讀時(shí)鐘域，同時(shí)將該數(shù)據(jù)的無(wú)效標(biāo)志傳輸給標(biāo)志位模塊；標(biāo)志位模塊，用以標(biāo)識(shí)SRAM內(nèi)每個(gè)存儲(chǔ)空間的數(shù)據(jù)是否有效，并通過(guò)滿信號(hào)和半滿信號(hào)產(chǎn)生模塊產(chǎn)生滿信號(hào)和半滿信號(hào)，通過(guò)空信號(hào)和半空信號(hào)產(chǎn)生模塊產(chǎn)生空信號(hào)和半空信號(hào)輸出到外部端口。
2. 根據(jù)權(quán)利要求1所述的FIFO存儲(chǔ)器，其特征在于寫(xiě)字線控制模塊主要由第一寄存器鏈(Dl)組成，每個(gè)寄存器(Dli)的輸出通過(guò)第一組與門(Al)中的與門(Ali)傳輸給SRAM的寫(xiě)字線(wwli)， 0《i《n-1， n=SRAM的最大存儲(chǔ)數(shù)據(jù)的個(gè)數(shù)。
3. 根據(jù)權(quán)利要求1所述的FIFO存儲(chǔ)器，其特征在于讀字線控制模塊主要由第二寄存器鏈(D2)組成，每個(gè)寄存器(D2i)的輸出通過(guò)第二組與門(A2)中的與門(A2i)傳輸給SR認(rèn)的寫(xiě)字線(rwli)， 0《i《n-1， n=SRAM的最大存儲(chǔ)數(shù)據(jù)的個(gè)數(shù)。
4. 根據(jù)權(quán)利要求2或3所述的FIFO存儲(chǔ)器，其特征在于第一寄存器鏈由n個(gè)寄存器(Dli)首尾相連組成，第二寄存器鏈由n個(gè)寄存器(D2i)首尾相連組成，0《i《n-l，n二SRAM的最大存儲(chǔ)數(shù)據(jù)的個(gè)數(shù)。
5. 根據(jù)權(quán)利要求1所述的FIFO存儲(chǔ)器，其特征在于標(biāo)志位模塊內(nèi)有n個(gè)標(biāo)志位，每個(gè)標(biāo)志位由一個(gè)雙穩(wěn)電路(S)、兩個(gè)與門(A3和A4)和三個(gè)NMOS晶體管(Nl、 N2、N3)電連接組成。
6. 根據(jù)權(quán)利要求5所述的FIFO存儲(chǔ)器，其特征在于每個(gè)標(biāo)志位有兩個(gè)輸入端和--個(gè)輸出端，其中第一組輸入端(rl)與第三組寄存器(D3)的輸出連接，第二組輸入端(r2)與第四組寄存器(D4)的輸出連接；輸出端(f0)分別與與門(A5)的輸入端和或門(02)的輸入端連接。
7. 根據(jù)權(quán)利要求5所述的FIFO存儲(chǔ)器，其特征在于每個(gè)標(biāo)志位的第一 NMOS晶體管(Nl)的柵輸入端與第三組與門(A3)連接，源端和雙穩(wěn)電路的反節(jié)點(diǎn)(n)連接，漏端與地連接；第二 NM0S晶體管(N2)的柵輸入端與第四組與門(A4)連接，源端與雙穩(wěn)電路的正節(jié)點(diǎn)(f0)連接，漏端與地連接；第三NM0S晶體管(N3)的柵輸入端與復(fù)位信號(hào)的反信號(hào)連接，源端與雙穩(wěn)電路的正節(jié)點(diǎn)(f0)連接，漏端與地連接。
8. 根據(jù)權(quán)利要求1所述的FIFO存儲(chǔ)器，其特征在于滿信號(hào)和半滿信號(hào)產(chǎn)生模塊由第五組與門(A5)、第六組與門(A6)、和第一組或門(01)電連接組成。
9. 根據(jù)權(quán)利要求1所述的FIFO存儲(chǔ)器，其特征在于空信號(hào)和半空信號(hào)產(chǎn)生模塊由第七組與門(A7)、第二組或門(02)和第三組或門(03)電連接組成。
10. 根據(jù)權(quán)利要求8所述的FIFO存儲(chǔ)器，其特征在于第五組與門(A5)的輸入與標(biāo)志位(S)的輸出連接，第五組與門(A5)的輸出連接至第一組或門(01)，由第一組或門(01)得到第五組與門(A5)的輸出相或的值，即半滿信號(hào)；第五組與門(A5)的輸出連接至第六組與門(A6)，由第六組與門(A6)得到這些輸出相與的值，即滿信號(hào)。
11.根據(jù)權(quán)利要求10所述的FIFO存儲(chǔ)器，其特征在于第五組與門(A5)中的第i個(gè)與門A5i的兩個(gè)輸入分別與標(biāo)志位的輸出fOi和fOj連接，且n=SRAM的最大存儲(chǔ)數(shù)據(jù)的個(gè)數(shù)。
12. 根據(jù)權(quán)利要求9所述的FIF0存儲(chǔ)器，其特征在于第二組或門(02)的輸入與標(biāo)志位模塊中雙穩(wěn)電路的正節(jié)點(diǎn)(f0)連接，第二組或門(02)的輸出連接至第七組與門(A7)，由第七組與門(A7)得到第二組或門(02)的輸出相與的值，該值由非門反相后即為半空信號(hào)；第二組或門(02)的輸出連接至第三組與門(03),由第三組與門(03)得到這些輸出相與的值，即空信號(hào)。
13. 根據(jù)權(quán)利要求12所述的FIFO存儲(chǔ)器，其特征在于第二組或門(02)的第i個(gè)或門(02i)的兩個(gè)輸入分別與標(biāo)志位的輸出fOi和fOj連接，且n=SRAM的最大存儲(chǔ)數(shù)據(jù)的個(gè)數(shù)。
全文摘要
本發(fā)明公開(kāi)了一種鐘控異步FIFO存儲(chǔ)器。包括雙端口隨機(jī)靜態(tài)存儲(chǔ)器SRAM、寫(xiě)字線控制模塊、讀字線控制模塊、標(biāo)志位模塊、滿和半滿信號(hào)產(chǎn)生模塊以及空和半空信號(hào)產(chǎn)生模塊。讀寫(xiě)字線控制模塊采用門控時(shí)鐘觸發(fā)的寄存器鏈來(lái)選通SRAM的讀寫(xiě)字線以完成讀寫(xiě)功能，同時(shí)把SRAM中每個(gè)數(shù)據(jù)的是否有效標(biāo)志直接傳送給標(biāo)志位模塊，避免了復(fù)雜的編碼轉(zhuǎn)換。標(biāo)志位模塊將標(biāo)志位的值存儲(chǔ)在雙穩(wěn)電路中，使雙穩(wěn)電路的值僅依靠三個(gè)NMOS下拉晶體管，不存在多時(shí)鐘域問(wèn)題，避免了亞穩(wěn)態(tài)問(wèn)題。標(biāo)志位的值只需經(jīng)過(guò)結(jié)構(gòu)簡(jiǎn)單的組合邏輯就能產(chǎn)生空、滿、半空和半滿信號(hào)，無(wú)需復(fù)雜的減法邏輯單元，降低了電路復(fù)雜度，提高了電路速度。本發(fā)明用于集成電路芯片中不同時(shí)鐘域間的數(shù)據(jù)緩沖。
文檔編號(hào)G11C11/413GK101477833SQ20091002084
公開(kāi)日2009年7月8日 申請(qǐng)日期2009年1月8日 優(yōu)先權(quán)日2009年1月8日
發(fā)明者思 全, 史江一, 潘偉濤, 珊 蔡, 謝元斌, 躍 郝 申請(qǐng)人:西安電子科技大學(xué)