專利名稱：：存儲器管理數(shù)據(jù)的差錯控制方法及差錯控制器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及存儲器領(lǐng)域，特別是涉及一種存儲器管理數(shù)據(jù)的差錯控制方法及對應的差錯控制器。
背景技術(shù)：
：存儲器可分成易失性存儲器和非易失性存儲器，前者在斷電后將丟失數(shù)據(jù)，而后者在斷電后仍可保持數(shù)據(jù)?？扉W存儲器(Flash)就是一種重要的非易失性存儲器，其讀取速度快，成本較低；且與硬盤相比，可經(jīng)受更強烈的撞擊，而更適合在運動條件下使用。為此，F(xiàn)lash廣泛應用于移動存儲器、數(shù)碼相機、便攜式多媒體播放器、手機、掌上電腦等電子產(chǎn)品中。NANDFlash和NORFlash是現(xiàn)在市場上兩種主要的快閃存儲器。兩者相比，NORFlash隨機讀取較NANDFlash快，但其容量小、寫入速度慢，不適合大容量數(shù)據(jù)的存儲，主要用于程序代碼的儲存；而NANDFlash則以其大容量、快速的讀寫、相對較低的價格，適合大容量數(shù)據(jù)存儲的優(yōu)點在存儲卡領(lǐng)域獲得了廣泛的應用。為此，對NAND技術(shù)的研究就顯得尤為重要。NANDFlash的存儲空間是按照塊(Block)和頁(Page)的概念來組織的，具體請參考圖1，其為現(xiàn)有NANDFlash的存儲空間示意圖。如圖所示，NANDFlash的存儲空間10分為多個塊12；每個塊12由多個頁120組成。在每個頁120內(nèi)，存儲空間可分為兩個區(qū)主區(qū)(MainArea)122和冗余區(qū)(SpareArea)124。主區(qū)122用來存放程序代碼、用戶數(shù)據(jù)等信息，這些信息被稱為主數(shù)據(jù)(MainData)。主數(shù)據(jù)的差錯控制一般選用線性分組糾錯碼(如，Hamming碼、BCH碼和RS碼)來完成，所生成的糾錯(ECC)碼被存放于冗余區(qū)124。除糾錯碼之外，冗余區(qū)還用來存放一些在Flash應用和管理過程中使用的參數(shù)，例如壞塊信息、物理頁所對應的邏輯扇區(qū)的號碼等，這些參數(shù)被稱為管理數(shù)據(jù)。管理數(shù)據(jù)對于Flash器件的正常應用至關(guān)重要，任何管理數(shù)據(jù)的錯誤都可能導致Flash器件工作異常。因此，對管理信息進行差錯控制是必要的?，F(xiàn)有的NANDFlash應用中，對于管理數(shù)據(jù)，一般采用不同于主數(shù)據(jù)的ECC碼來進行差錯控制；ECC碼的編碼與解碼由硬件或軟件方式實現(xiàn)。這種對管理數(shù)據(jù)進行差錯控制的方法給NANDFlash控制硬件或軟件帶來了較大的開銷，且使用上也比較繁瑣。另一方面，隨著NANDFlash器件應用的日益廣泛，其管理軟件日益復雜；相應的，F(xiàn)lash管理軟件中的管理數(shù)據(jù)也有增加的趨勢。而現(xiàn)有的NANDFlash控制器中，針對管理數(shù)據(jù)的硬件ECC模塊所能處理的管理數(shù)據(jù)的長度是固定的。當管理數(shù)據(jù)長度變化時，需要對ECC模塊做出相應的修改才能有效的對管理數(shù)據(jù)進行差錯控制。而硬件設(shè)計的修改意味著產(chǎn)品上市時間的延后甚至市場機會的喪失；同時，這種不可擴展性也制約著產(chǎn)品的發(fā)展。因此，現(xiàn)有的管理數(shù)據(jù)差錯控制方法已經(jīng)不能滿足新的市場需求。
發(fā)明內(nèi)容本發(fā)明所要解決的技術(shù)問題是實現(xiàn)存儲器管理數(shù)據(jù)的差錯控制方的同時，減少差錯控制所帶來的硬件或軟件開銷。為解決以上技術(shù)問題，本發(fā)明提供一種存儲器管理數(shù)據(jù)的差錯控制方法，其將管理數(shù)據(jù)和與其對應的主數(shù)據(jù)串接，構(gòu)成聯(lián)合數(shù)據(jù)，并對所述聯(lián)合數(shù)據(jù)進行糾錯編碼或解碼。進一步的，在對所述聯(lián)合數(shù)據(jù)進行糾錯編碼或解碼之前，還包括設(shè)定差錯控制所支持的數(shù)據(jù)分組長度；使所述聯(lián)合數(shù)據(jù)的長度與差錯控制所支持的數(shù)據(jù)分組長度匹配。進一步的，設(shè)定差錯控制所支持的數(shù)據(jù)分組長度為一固定值，其大于或等于主數(shù)據(jù)長度與最大的管理數(shù)據(jù)長度之和，則使所述聯(lián)合數(shù)據(jù)的長度與差錯控制所支持的數(shù)據(jù)分組長度匹配的過程包括當所述聯(lián)合數(shù)據(jù)的長度等于差錯控制所支持的數(shù)據(jù)分組長度時，它們之間直接匹配；當所述聯(lián)合數(shù)據(jù)的長度小于差錯控制所支持的數(shù)據(jù)分組長度時，在所述聯(lián)合數(shù)據(jù)序列之后添加一數(shù)據(jù)序列，使得添加后的數(shù)據(jù)總長等于差錯控制所支持的數(shù)據(jù)分組長度。進一步的，所添加的數(shù)據(jù)序列為全“0，，序列或全“1，，序列。進一步的，所述最大的管理數(shù)據(jù)長度是根據(jù)存儲器管理軟件預期的需求或存儲器冗余區(qū)存放管理數(shù)據(jù)的空間大小來選定。進一步的，設(shè)定差錯控制所支持的數(shù)據(jù)分組長度為多種數(shù)據(jù)分組長度，同時為每種數(shù)據(jù)分組長度設(shè)置對應的初始參數(shù)，則使所述聯(lián)合數(shù)據(jù)的長度與差錯控制所支持的數(shù)據(jù)分組長度匹配的過程包括計算所述聯(lián)合數(shù)據(jù)的長度，作為差錯控制的數(shù)據(jù)分組長度；檢查該差錯控制的數(shù)據(jù)分組長度是否在差錯控制所支持的數(shù)據(jù)分組長度中；如果在，則選取對應的初始參數(shù)進行差錯控制編碼或解碼。本發(fā)明還提供一種差錯控制器，實現(xiàn)對存儲器管理數(shù)據(jù)的差錯控制，其包括控制模塊；第一接口電路，連接于所述控制模塊，用以連接存儲器的存儲空間；第二接口電路，連接于所述控制模塊，用以接收一外界設(shè)備的讀或?qū)懼噶?；糾錯模塊，連接于所述控制模塊，包括編碼單元與解碼單元，且所述第二接口電路接收到讀指令時，所述控制模塊通過所述第一接口電路從存儲器的存儲空間內(nèi)獲得欲讀取的主數(shù)據(jù)和與該主數(shù)據(jù)對應的管理數(shù)據(jù)，并將所獲得的主數(shù)據(jù)和管理數(shù)據(jù)串接形成聯(lián)合數(shù)據(jù)，進而控制解碼單元對所述聯(lián)合數(shù)據(jù)進行糾錯解碼；所述第二接口電路接收到寫指令時，所述控制模塊將欲寫入的主數(shù)據(jù)和與該主數(shù)據(jù)對應的管理數(shù)據(jù)串接形成聯(lián)合數(shù)據(jù)，并控制編碼單元對所述聯(lián)合數(shù)據(jù)進行糾錯編碼。進一步的，所述糾錯模塊為可配置模塊，即可對不同長度的管理數(shù)據(jù)進行糾錯編碼與解碼。進一步的，所述編碼單元包括數(shù)據(jù)分組長度寄存器，存儲該差錯控制器的數(shù)據(jù)分組長度，且該數(shù)據(jù)分組長度為一固定值，其大于或等于主數(shù)據(jù)長度與最大的管理數(shù)據(jù)長度之和；數(shù)據(jù)緩存器，存儲所述聯(lián)合數(shù)據(jù)；數(shù)據(jù)添加控制電路，連接于所述數(shù)據(jù)分組長度寄存器；編碼計算電路，連接于所述數(shù)據(jù)添加控制電路和所述數(shù)據(jù)緩存器，以在所述數(shù)據(jù)添加控制電路的控制下，計算所述聯(lián)合數(shù)據(jù)的糾錯碼；糾錯碼寄存器，連接于所述編碼計算電路，以存儲所述糾錯碼，其中當所述聯(lián)合數(shù)據(jù)的長度等于數(shù)據(jù)分組長度寄存器內(nèi)所存儲的數(shù)據(jù)分組長度時，數(shù)據(jù)添加控制電路控制所述編碼計算電路直接計算所述聯(lián)合數(shù)據(jù)的糾錯碼；6當所述聯(lián)合數(shù)據(jù)的長度小于數(shù)據(jù)分組長度寄存器內(nèi)所存儲的數(shù)據(jù)分組長度時，所述數(shù)據(jù)添加控制電路控制所述編碼計算電路在所述聯(lián)合數(shù)據(jù)序列之后添加一數(shù)據(jù)序列，使得添加后的聯(lián)合數(shù)據(jù)總長等于數(shù)據(jù)分組長度寄存器內(nèi)所存儲的數(shù)據(jù)分組長度，再計算所述聯(lián)合數(shù)據(jù)的糾錯碼。進一步的，所添加的數(shù)據(jù)序列為全“0，，序列或全“1，，序列。進一步的，所述最大的管理數(shù)據(jù)長度是根據(jù)存儲器管理軟件預期的需求或存儲器冗余區(qū)存放管理數(shù)據(jù)的空間大小來選定。進一步的，所述解碼單元包括數(shù)據(jù)分組長度寄存器，存儲該差錯控制器的數(shù)據(jù)分組長度，且該數(shù)據(jù)分組長度為一固定值，其大于或等于主數(shù)據(jù)長度與最大的管理數(shù)據(jù)長度之和；數(shù)據(jù)緩存器，存儲所述聯(lián)合數(shù)據(jù)；數(shù)據(jù)添加控制電路，連接于所述數(shù)據(jù)分組長度寄存器；解碼計算電路，連接于所述數(shù)據(jù)添加控制電路和所述數(shù)據(jù)緩存器，以在所述數(shù)據(jù)添加控制電路的控制下，計算所述聯(lián)合數(shù)據(jù)的錯誤信息；錯誤信息寄存器，連接于所述解碼計算電路，以存儲所述錯誤信息，其中當所述聯(lián)合數(shù)據(jù)的長度等于數(shù)據(jù)分組長度寄存器內(nèi)所存儲的數(shù)據(jù)分組長度時，數(shù)據(jù)添加控制電路控制所述解碼計算電路直接計算所述聯(lián)合數(shù)據(jù)的錯誤信息；當所述聯(lián)合數(shù)據(jù)的長度小于數(shù)據(jù)分組長度寄存器內(nèi)所存儲的數(shù)據(jù)分組長度時，所述數(shù)據(jù)添加控制電路控制所述解碼計算電路在所述聯(lián)合數(shù)據(jù)序列之后添加一數(shù)據(jù)序列，使得添加后的聯(lián)合數(shù)據(jù)總長等于數(shù)據(jù)分組長度寄存器內(nèi)所存儲的數(shù)據(jù)分組長度，再計算所述聯(lián)合數(shù)據(jù)的錯誤信息。進一步的，所添加的數(shù)據(jù)序列為全“0，，序列或全“1，，序列。進一步的，所述最大的管理數(shù)據(jù)長度是根據(jù)存儲器管理軟件預期的需求或存儲器冗余區(qū)存放管理數(shù)據(jù)的空間大小來選定。進一步的，所述解碼計算電路包括判別式計算電路，連接于所述數(shù)據(jù)添加控制電路和所述數(shù)據(jù)緩存器，以在所述數(shù)據(jù)添加控制電路的控制下，計算所述聯(lián)合數(shù)據(jù)的糾錯判別式；判別式寄存器，連接于所述判別式計算電路，以存儲所述糾錯判別式；錯誤信息計算電路，連接于所述判別式寄存器，以根據(jù)所述糾錯判別式，計算所述聯(lián)合數(shù)據(jù)的錯誤信息。進一步的，所述編碼單元包括數(shù)據(jù)分組長度寄存器，存儲該差錯控制器的數(shù)據(jù)分組長度，且該數(shù)據(jù)分組長度等于所述聯(lián)合數(shù)據(jù)的長度；初始參數(shù)存儲器，存儲多種預設(shè)數(shù)據(jù)分組長度以及與每種數(shù)據(jù)分組長度對應的初始參數(shù)；數(shù)據(jù)緩存器，存儲所述聯(lián)合數(shù)據(jù)；選取控制電路，連接于所述數(shù)據(jù)分組長度寄存器和所述初始參數(shù)存儲器，其選取與所述數(shù)據(jù)分組長度寄存器內(nèi)所存儲的數(shù)據(jù)分組長度相同的預設(shè)數(shù)據(jù)分組長度所對應的初始參數(shù)；編碼計算電路，連接于所述選取控制電路和所述數(shù)據(jù)緩存器，以接收所述選取控制電路的所選取的初始參數(shù)，計算所述聯(lián)合數(shù)據(jù)的糾錯碼；糾錯碼寄存器，連接于所述編碼計算電路，以存儲所述糾錯碼。進一步的，所述解碼單元包括數(shù)據(jù)分組長度寄存器，存儲該差錯控制器的數(shù)據(jù)分組長度，且該數(shù)據(jù)分組長度等于所述聯(lián)合數(shù)據(jù)的長度；初始參數(shù)存儲器，存儲多種預設(shè)數(shù)據(jù)分組長度以及與每種數(shù)據(jù)分組長度對應的初始參數(shù)；數(shù)據(jù)緩存器，存儲所述聯(lián)合數(shù)據(jù)；選取控制電路，連接于所述數(shù)據(jù)分組長度寄存器和所述初始參數(shù)存儲器，其選取與所述數(shù)據(jù)分組長度寄存器內(nèi)所存儲的數(shù)據(jù)分組長度相同的預設(shè)數(shù)據(jù)分組長度所對應的初始參數(shù)；解碼計算電路，連接于所述選取控制電路和所述數(shù)據(jù)緩存器，以接收所述選取控制電路的所選取的初始參數(shù)，計算所述聯(lián)合數(shù)據(jù)的錯誤信息；錯誤信息寄存器，連接于所述解碼計算電路，以存儲所述錯誤信息。進一步的，所述解碼計算電路包括判別式計算電路，連接于所述選取控制電路和所述數(shù)據(jù)緩存器，以在所述選取控制電路的控制下，計算所述聯(lián)合數(shù)據(jù)的糾錯判別式；判別式寄存器，連接于所述判別式計算電路，以存儲所述糾錯判別式；錯誤信息計算電路，連接于所述判別式寄存器，以根據(jù)所述糾錯判別式和所述選取控制電路所選取的初始參數(shù)，計算所述聯(lián)合數(shù)據(jù)的錯誤信息。綜上所述，以上差錯控制方法與控制器，將管理數(shù)據(jù)和與其對應的主數(shù)據(jù)串接，構(gòu)成聯(lián)合數(shù)據(jù)，通過對聯(lián)合數(shù)據(jù)進行糾錯編碼或解碼，從而在實現(xiàn)主數(shù)據(jù)差錯控制的同時，完成對管理數(shù)據(jù)的差錯控制。如此，在硬件實現(xiàn)上僅需實現(xiàn)一種ECC算法，這樣不僅節(jié)省了差錯控制的硬件開銷，而且簡化了軟件設(shè)計。進一步的，其將糾錯模塊設(shè)置為可配置的形式，即在一定范圍內(nèi)可處理不同分組長度的數(shù)據(jù)，從而能夠在一定范圍內(nèi)對不同長度管理數(shù)據(jù)進行差錯控制保護，以滿足存儲器的可靠性，并提高其可擴展性。圖1為現(xiàn)有NANDFlash的存儲空間示意圖；圖2為本發(fā)明一實施例所提供的存儲器管理數(shù)據(jù)的差錯控制方法的原理框圖；圖3為本發(fā)明實施例一中添加后的聯(lián)合數(shù)據(jù)的組成示意圖；圖4為本發(fā)明實施例二所提供的存儲器管理數(shù)據(jù)的差錯控制方法的原理框圖；圖5為本發(fā)明一實施例所提供的差錯控制器的結(jié)構(gòu)框圖；圖6為本發(fā)明實施例三所提供的編碼單元的結(jié)構(gòu)示意圖；圖7為本發(fā)明實施例三所提供的解碼單元的結(jié)構(gòu)示意圖；圖8為本發(fā)明實施例四所提供的編碼單元的結(jié)構(gòu)示意圖；圖9為本發(fā)明實施例四所提供的解碼單元的結(jié)構(gòu)示意圖。具體實施例方式為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉示例性實施例，并配合附圖，作詳細說明如下。請參考圖2，其為本發(fā)明一實施例所提供的存儲器管理數(shù)據(jù)的差錯控制方法的原理圖，其中，(a)為編碼過程原理框圖，(b)為解碼過程原理框圖。如圖所示，該方法將管理數(shù)據(jù)和與其對應的主數(shù)據(jù)串接，構(gòu)成聯(lián)合數(shù)據(jù)，通過對聯(lián)合數(shù)據(jù)進行糾錯編碼或解碼，從而在實現(xiàn)主數(shù)據(jù)差錯控制的同時，完成對管理數(shù)據(jù)的差錯控制。如圖，對聯(lián)合數(shù)據(jù)進行糾錯編碼與解碼往往是通過差錯控制器10來完成的。如此，在實際應用中，在差錯控制器10的設(shè)計上僅需實現(xiàn)一種糾錯碼(ECC)算法，即無需分別對主數(shù)據(jù)與管理數(shù)據(jù)設(shè)定不同的ECC算法，只需對他們構(gòu)成的聯(lián)合數(shù)據(jù)采用統(tǒng)一的ECC算法即可，如此節(jié)省了差錯控制器10的硬件開銷，而且簡化了其軟件設(shè)計。通常，主數(shù)據(jù)的長度是不變的，而管理數(shù)據(jù)的長度可在一定范圍內(nèi)變化。為了適應管理數(shù)據(jù)長度的變化，在本實施例中，將差錯控制器10設(shè)計為可配置的差錯控制器，即該差錯控制器10可根據(jù)管理數(shù)據(jù)的長度，采取相應的處理方法，實現(xiàn)正確的糾錯編碼和解碼，從而產(chǎn)生ECC碼和錯誤信息。為了實現(xiàn)差錯控制器的可配置性，需預先設(shè)置差錯控制所支持的數(shù)據(jù)分組長度，并在糾錯編碼與解碼前，使聯(lián)合數(shù)據(jù)的長度與差錯控制所支持的數(shù)據(jù)分組長度匹配，以對聯(lián)合數(shù)據(jù)進行糾錯編碼或解碼。下面以兩個較佳實施例為例，詳述如何實現(xiàn)實現(xiàn)差錯控制器的可配置性。實施例一在本實施例中，設(shè)定差錯控制所支持的數(shù)據(jù)分組長度為一固定值，其大于或等于主數(shù)據(jù)長度與可能的最大的管理數(shù)據(jù)長度之和。其中，最大的管理數(shù)據(jù)長度可以根據(jù)閃存(Flash)管理軟件預期的需求以及Flash冗余區(qū)存放管理數(shù)據(jù)的空間大小來選定。例如，最大的管理數(shù)據(jù)長度可設(shè)定為存儲器其用于存儲管理數(shù)據(jù)的存儲空間的長度。以一種與非快閃存儲器(NANDFlash)為例，其每頁由512個字節(jié)的主區(qū)和16個字節(jié)的冗余區(qū)構(gòu)成，假如其冗余區(qū)內(nèi)用于存儲管理數(shù)據(jù)的空間長度為8個字節(jié)，則最大的管理數(shù)據(jù)的長度為8個字節(jié)。當然，此處僅為舉例，并非用以限定本發(fā)明，對于不同類型的存儲器，其最大的管理數(shù)據(jù)的長度選取有所不同，只要是選取可能出現(xiàn)的管理數(shù)據(jù)的長度中的最大值即可。此時，使需進行差錯控制的聯(lián)合數(shù)據(jù)長度與差錯控制所支持的數(shù)據(jù)分組長度匹配的方法為當聯(lián)合數(shù)據(jù)的長度等于差錯控制所支持的數(shù)據(jù)分組長度時，它們之間已直接匹配，故差錯控制器可直接對聯(lián)合數(shù)據(jù)進行糾錯編碼或解碼；而當聯(lián)合數(shù)據(jù)的長度小于差錯控制所支持的數(shù)據(jù)分組長度時，在聯(lián)合數(shù)據(jù)序列之后添加一數(shù)據(jù)序列，使得添加后的數(shù)據(jù)總長等于差錯控制所支持的數(shù)據(jù)分組長度，這樣，差錯控制器便可以進行正常工作，完成對添加后的聯(lián)合數(shù)據(jù)的糾錯編碼或解碼。當然，添加的數(shù)據(jù)序列可以預先設(shè)定好，且編、解碼時添加的數(shù)據(jù)序列一致，以便還原出正確的主數(shù)據(jù)與管理數(shù)據(jù)。下面結(jié)合圖3，詳細說明以上方法，設(shè)需進行差錯控制的主數(shù)據(jù)長度為K(數(shù)據(jù)單元)，對應的管理數(shù)據(jù)長度最大值為Tmax(數(shù)據(jù)單元)。取差錯控制所支持的數(shù)據(jù)分組長度為N=K+Tmax(數(shù)據(jù)單元)，對差錯控制器進行設(shè)計。在實際應用中，設(shè)管理數(shù)據(jù)的長度為T(數(shù)據(jù)單元)，顯然，T<Tmax0請繼續(xù)參考圖2，當差錯控制器10工作時，主數(shù)據(jù)與對應的管理數(shù)據(jù)組成的聯(lián)合數(shù)據(jù)以及管理數(shù)據(jù)的長度被傳送至差錯控制器10。差錯控制器10將在聯(lián)合數(shù)據(jù)序列之后自動添加(N-K-T)個數(shù)據(jù)單元的數(shù)據(jù)序列，使得添加后的聯(lián)合數(shù)據(jù)序列的總長度等于N，從而正確的完成糾錯編碼與解碼工作。這里所述的數(shù)據(jù)單元可以是單比特(bit)數(shù)或多比特數(shù)，它的選取依賴于糾錯碼的類型。舉例說明，設(shè)K=512(數(shù)據(jù)單元)，Tmax=8(數(shù)據(jù)單元)，那么取差錯控制所支持的數(shù)據(jù)分組長度N=520(數(shù)據(jù)單元)，當管理數(shù)據(jù)長度為T=3(數(shù)據(jù)單元)時，差錯控制器10在每次編碼或解碼時，需要在主數(shù)據(jù)與管理數(shù)據(jù)組成的聯(lián)合數(shù)據(jù)序列之后添加520-512-3=5個數(shù)據(jù)單元的數(shù)據(jù)序列。另外，本發(fā)明并不限定所添加的數(shù)據(jù)序列的數(shù)值，但較佳的可以設(shè)定所添加的數(shù)據(jù)序列為全“0”序列或全“1，，序列，這相對于添加其他數(shù)值的序列可以節(jié)省差錯控制器的硬件開銷。實施例二在本實施例中，設(shè)定差錯控制所支持的數(shù)據(jù)分組長度為多種數(shù)據(jù)分組長度，每種數(shù)據(jù)分組長度分別等于主數(shù)據(jù)長度與一種可能的管理數(shù)據(jù)長度之和，同時為每種數(shù)據(jù)分組長度設(shè)置對應的初始參數(shù)。具體而言，就是在管理數(shù)據(jù)可能的長度變化范圍內(nèi)，為每一種可能的長度設(shè)置一個初始參數(shù)，用于糾錯編碼或解碼。請參考圖4，此時，使所述聯(lián)合數(shù)據(jù)的長度與差錯控制所支持的數(shù)據(jù)分組長度匹配的過程包括計算聯(lián)合數(shù)據(jù)的長度，作為差錯控制的數(shù)據(jù)分組長度；檢查該差錯控制的數(shù)據(jù)分組長度是否在差錯控制所支持的數(shù)據(jù)分組長度中；如果在，則選取對應的初始參數(shù)進行糾錯編碼或解碼?？梢?，在本實施例中，差錯控制器被設(shè)計為支持多種數(shù)據(jù)分組長度，每種數(shù)據(jù)分組長度分別等于主數(shù)據(jù)長度與一種可能的管理數(shù)據(jù)長度之和。對于每種不同的數(shù)據(jù)分組長度，有一些不同的初始參數(shù)存放于差錯控制器內(nèi)部，供編碼或解碼使用。通常，這些差錯控制器所支持的多種數(shù)據(jù)分組長度與對應的初始參數(shù)以列表(table)的形式存放于差錯控制器內(nèi)。這樣，差錯控制器工作時，首先根據(jù)實際的管理數(shù)據(jù)長度和主數(shù)據(jù)長度計算聯(lián)合數(shù)據(jù)的長度，作為差錯控制的數(shù)據(jù)分組長度，再根據(jù)數(shù)據(jù)分組長度搜尋以上列表，選用相應的初始參數(shù)，進行編碼或解碼。如此，在管理數(shù)據(jù)長度發(fā)生變化時，便可以無需更改硬件或軟件設(shè)計，而完成正確的糾錯編碼和解碼。比較以上兩種實施例，實施例一相對于實施例二的優(yōu)點是硬件實現(xiàn)簡單，開銷?。蝗秉c是添加數(shù)據(jù)會使得糾錯編碼或解碼過程中產(chǎn)生一定的時延。相應的，實施例二相對于實施例一的優(yōu)點是糾錯編碼或解碼的時延??；缺點是當差錯控制器需要支持較多的數(shù)據(jù)分組長度時，差錯控制器將會增加較大的硬件開銷。對應于以上方法，本發(fā)明一實施例還提供一種差錯控制器，通過對主數(shù)據(jù)與對應的管理數(shù)據(jù)所組成的聯(lián)合數(shù)據(jù)進行糾錯編碼或解碼，在實現(xiàn)主數(shù)據(jù)差錯控制的同時，完成對管理數(shù)據(jù)的差錯控制。請參考圖5，其為本發(fā)明一實施例所提供的差錯控制器的結(jié)構(gòu)框圖。如圖所示，該差錯控制器10包括控制模塊12、第一接口電路14、第二接口電路16和糾錯(ECC)模塊18。其中，第一接口電路14、第二接口電路16和糾錯(ECC)模塊18均與控制模塊12連接，如圖，其連接方式可以為總線連接的方式，但本發(fā)明不以此為限，本領(lǐng)域技術(shù)人員也可以選擇其他連接方式。且第一接口電路14用以連接存儲器的存儲空間20；第二接口電路16用以接收一外界設(shè)備30的讀或?qū)懼噶?；糾錯碼模塊18包括編碼單元181與解碼單元182。且當?shù)诙涌陔娐?6接收到讀指令時，控制模塊12通過第一接口電路14從存儲器的存儲空間內(nèi)獲得欲讀取的主數(shù)據(jù)和與該主數(shù)據(jù)對應的管理數(shù)據(jù)，并將所獲得的主數(shù)據(jù)和管理數(shù)據(jù)串接形成聯(lián)合數(shù)據(jù)，進而控制解碼單元181對所述聯(lián)合數(shù)據(jù)進行糾錯解碼；當?shù)诙涌陔娐?6接收到寫指令時，控制模塊12將欲寫入的主數(shù)據(jù)和與該主數(shù)據(jù)對應的管理數(shù)據(jù)串接形成聯(lián)合數(shù)據(jù)，并控制編碼單元182對所述聯(lián)合數(shù)據(jù)進行糾錯編碼。以上差錯控制器10在設(shè)計上僅需實現(xiàn)一種糾錯碼(ECC)算法，即無需分別對主數(shù)據(jù)與管理數(shù)據(jù)設(shè)定不同的ECC算法，只需對他們構(gòu)成的聯(lián)合數(shù)據(jù)采用統(tǒng)一的ECC算法即可，如此該差錯控制器10相對于現(xiàn)有的差錯控制器，其硬件開銷大為減少，且軟件設(shè)計也得到了簡化。另外，為了適應市場需求，即管理數(shù)據(jù)長度發(fā)生變化時，無需再重新設(shè)計差錯控制器。本實施例將差錯控制器10設(shè)計為可配置的差錯控制器，即該差錯控制器10可根據(jù)管理數(shù)據(jù)的長度，采取相應的處理方法，實現(xiàn)正確的糾錯編碼和解碼，從而產(chǎn)生ECC碼和錯誤信息。為了實現(xiàn)差錯控制器的可配置性，需將糾錯模塊18設(shè)計為可配置模塊，即可對不同長度的管理數(shù)據(jù)進行糾錯編碼與解碼。對應于實施例一與實施例二，下面分別以實施例三和四詳細描述可配置糾錯模塊18的編碼單元181與解碼單元182的構(gòu)成。實施例三請參考圖6，其為本實施例所提供的編碼單元的結(jié)構(gòu)示意圖。如圖所示，該編碼單元181包括數(shù)據(jù)分組長度寄存器1811、數(shù)據(jù)緩存器1812、數(shù)據(jù)添加控制電路1813、編碼計算電路1814和糾錯碼(ECC)寄存器1815。其中數(shù)據(jù)分組長度寄存器1811存儲差錯控制器10的數(shù)據(jù)分組長度，且該數(shù)據(jù)分組長度為一固定值，其大于或等于主數(shù)據(jù)長度與最大的管理數(shù)據(jù)長度之和；數(shù)據(jù)緩存器1812存儲聯(lián)合數(shù)據(jù)；數(shù)據(jù)添加控制電路1813連接于數(shù)據(jù)分組長度寄存器1811；編碼計算電路1814連接于數(shù)據(jù)添加控制電路1813和數(shù)據(jù)緩存器1812，以在數(shù)據(jù)添加控制電路1813的控制下，計算聯(lián)合數(shù)據(jù)的糾錯碼；糾錯碼寄存器1815連接于編碼計算電路1814，以存儲糾錯碼。如此，當聯(lián)合數(shù)據(jù)的長度等于數(shù)據(jù)分組長度寄存器1811內(nèi)所存儲的數(shù)據(jù)分組長度時，由于長度匹配，數(shù)據(jù)添加控制電路1813可控制編碼計算電路1814直接計算聯(lián)合數(shù)據(jù)的糾錯碼。而當聯(lián)合數(shù)據(jù)的長度小于數(shù)據(jù)分組長度寄存器1811內(nèi)所存儲的數(shù)據(jù)分組長度時，數(shù)據(jù)添加控制電路1813控制編碼計算電路1814在聯(lián)合數(shù)據(jù)序列之后添加一數(shù)據(jù)序列，使得添加后的聯(lián)合數(shù)據(jù)總長等于數(shù)據(jù)分組長度寄存器1811內(nèi)所存儲的數(shù)據(jù)分組長度；這樣便實現(xiàn)了長度匹配，編碼計算電路1814便可以計算聯(lián)合數(shù)據(jù)的糾錯碼。對應的，請參考圖7，其為本實施例所提供的解碼單元的結(jié)構(gòu)示意圖。如圖所示，該解碼單元182包括數(shù)據(jù)分組長度寄存器1821、數(shù)據(jù)緩存器1822、數(shù)據(jù)添加控制電路1823、解碼計算電路1824和錯誤信息寄存器1825。其中，數(shù)據(jù)分組長度寄存器1821存儲差錯控制器10的數(shù)據(jù)分組長度，且該數(shù)據(jù)分組長度為一固定值，其大于或等于主數(shù)據(jù)長度與最大的管理數(shù)據(jù)長度之和；數(shù)據(jù)緩存器1822存儲聯(lián)合數(shù)據(jù)；數(shù)據(jù)添加控制電路1823連接于數(shù)據(jù)分組長度寄存器1821；解碼計算電路1824連接于數(shù)據(jù)添加控制電路1823和數(shù)據(jù)緩存器1822，以在數(shù)據(jù)添加控制電路1823的控制下，計算聯(lián)合數(shù)據(jù)的錯誤信息；錯誤信息寄存器1825連接于解碼計算電路1824以存儲錯誤信息。如此，當聯(lián)合數(shù)據(jù)的長度等于數(shù)據(jù)分組長度寄存器1821內(nèi)所存儲的數(shù)據(jù)分組長度時，由于長度匹配，數(shù)據(jù)添加控制電路1823控制解碼計算電路1824直接計算所述聯(lián)合數(shù)據(jù)的錯誤信息。而當聯(lián)合數(shù)據(jù)的長度小于數(shù)據(jù)分組長度寄存器1821內(nèi)所存儲的數(shù)據(jù)分組長度時，數(shù)據(jù)添加控制電路1823控制解碼計算電路1824在聯(lián)合數(shù)據(jù)序列之后添加一數(shù)據(jù)序列，使得添加后的聯(lián)合數(shù)據(jù)總長等于數(shù)據(jù)分組長度寄存器1821內(nèi)所存儲的數(shù)據(jù)分組長度；這樣便實現(xiàn)了長度匹配，解碼計算電路1824可計算聯(lián)合數(shù)據(jù)的錯誤信息。通常，解碼計算電路1824包括判別式計算電路18241，判別式寄存器18242和錯誤信息計算電路18243。其中，判別式計算電路18241連接于數(shù)據(jù)添加控制電路1823和數(shù)據(jù)緩存器1822，以在數(shù)據(jù)添加控制電路1823的控制下，計算聯(lián)合數(shù)據(jù)的糾錯判別式；判別式寄存器18242連接于判別式計算電路18241，以存儲所述糾錯判別式；錯誤信息計算電路18243連接于判別式寄存器18242，以根據(jù)所述糾錯判別式，計算聯(lián)合數(shù)據(jù)的錯誤信息。同實施例一，以上所添加的數(shù)據(jù)序列可以為全“0”序列或全“1”序列，這相對于添加其他數(shù)值的序列可以節(jié)省差錯控制器10的硬件開銷。另外，編碼單元181的數(shù)據(jù)分組長度寄存器1811、數(shù)據(jù)緩存器1812、數(shù)據(jù)添加控制電路1813與解碼單元182的數(shù)據(jù)分組長度寄存器1821、數(shù)據(jù)緩存器1822、數(shù)據(jù)添加控制電路1823可為共用，也就是說可以為編碼單元181和解碼單元182設(shè)置相同的數(shù)據(jù)分組長度寄存器、數(shù)據(jù)緩存器和數(shù)據(jù)添加控制電路，這相對于為編碼單元181和解碼單元182各自設(shè)置數(shù)據(jù)分組長度寄存器、數(shù)據(jù)緩存器和數(shù)據(jù)添加控制電路，可節(jié)省硬件開銷。實施例四請參考圖8，其為本實施例所提供的編碼單元的結(jié)構(gòu)示意圖。如圖所示，該編碼單元181’包括數(shù)據(jù)分組長度寄存器1811、初始參數(shù)存儲器1816、數(shù)據(jù)緩存器1812、選取控制電路1813’、編碼計算電路1814’和糾錯碼(ECC)寄存器1815。其中數(shù)據(jù)分組長度寄存器1811存儲差錯控制器10的數(shù)據(jù)分組長度，且該數(shù)據(jù)分組長度等于所述聯(lián)合數(shù)據(jù)的長度；初始參數(shù)存儲器1816存儲多種預設(shè)數(shù)據(jù)分組長度以及與每種數(shù)據(jù)分組長度對應的初始參數(shù)；數(shù)據(jù)緩存器1812存儲聯(lián)合數(shù)據(jù)；選取控制電路1813’連接于數(shù)據(jù)分組長度寄存器1811和初始參數(shù)存儲器1816，其選取與數(shù)據(jù)分組長度寄存器1811內(nèi)所存儲的數(shù)據(jù)分組長度相同的預設(shè)數(shù)據(jù)分組長度所對應的初始參數(shù)；編碼計算電路1814’連接于選取控制電路1813’和數(shù)據(jù)緩存器1812，以接收選取控制電路1813’的所選取的初始參數(shù)，這樣，編碼計算電路1814’便可以利用所選取的初始參數(shù)計算聯(lián)合數(shù)據(jù)的糾錯碼；糾錯碼寄存器1815連接于編碼計算電路1814’，以存儲糾錯碼。對應的，請參考圖9，其為本實施例所提供的解碼單元的結(jié)構(gòu)示意圖。如圖所示，該解碼單元182’包括數(shù)據(jù)分組長度寄存器1821、初始參數(shù)存儲器1826、數(shù)據(jù)緩存器1822、選取控制電路1823’、解碼計算電路1824’和錯誤信息寄存器1825。其中，數(shù)據(jù)分組長度寄存器1821存儲差錯控制器10的數(shù)據(jù)分組長度，且該數(shù)據(jù)分組長度等于聯(lián)合數(shù)據(jù)的長度；初始參數(shù)存儲器1826存儲多種預設(shè)數(shù)據(jù)分組長度以及與每種數(shù)據(jù)分組長度對應的初始參數(shù)；數(shù)據(jù)緩存器1822存儲聯(lián)合數(shù)據(jù)；選取控制電路1823’連接于數(shù)據(jù)分組長度寄存器1821和初始參數(shù)存儲器1826，其選取與數(shù)據(jù)分組長度寄存器1821內(nèi)所存儲的數(shù)據(jù)分組長度相同的預設(shè)數(shù)據(jù)分組長度所對應的初始參數(shù)；解碼計算電路1824’連接于選取控制電路1823’和數(shù)據(jù)緩存器1822，以接收選取控制電路1823’的所選取的初始參數(shù)，這樣，編碼計算電路1824’便可以利用所選取的初始參數(shù)計算聯(lián)合數(shù)據(jù)的錯誤信息；錯誤信息寄存器1825連接于解碼計算電路1824’，以存儲所述錯誤信息。通常，解碼計算電路1824’包括判別式計算電路18241’、判別式寄存器18242’和錯誤信息計算電路18243’。其中判別式計算電路18241’連接于選取控制電路1823’和數(shù)據(jù)緩存器1822，以在選取控制電路1823’的控制下，計算聯(lián)合數(shù)據(jù)的糾錯判別式；判別式寄存器18242’連接于判別式計算電路18241’，以存儲所述糾錯判別式；錯誤信息計算電路18243’連接于判別式寄存器18242’，以根據(jù)所述糾錯判別式和選取控制電路1823’所選取的初始參數(shù)，計算聯(lián)合數(shù)據(jù)的錯誤信息。另外，編碼單元181’的數(shù)據(jù)分組長度寄存器1811、數(shù)據(jù)緩存器1812、選取控制電路1813’與解碼單元182’的數(shù)據(jù)分組長度寄存器1821、數(shù)據(jù)緩存器1822、選取控制電路1823’可為共用，也就是說可以為編碼單元181’和解碼單元182’設(shè)置相同的數(shù)據(jù)分組長度寄存器、數(shù)據(jù)緩存器和選取控制電路，這相對于為編碼單元181’和解碼單元182’各自設(shè)置數(shù)據(jù)分組長度寄存器、數(shù)據(jù)緩存器和選取控制電路，可節(jié)省硬件開銷。比較以上兩種實施例，實施例三相對于實施例四其編碼單元181與解碼單元182的硬件構(gòu)成相對于實施例四的編碼單元181’與解碼單元182’更為簡單，但是其數(shù)據(jù)添加控制電路1823在添加數(shù)據(jù)序列時將產(chǎn)生一定的時延。故實施例三相對于實施例四的優(yōu)點是硬件實現(xiàn)簡單，開銷小；缺點是添加數(shù)據(jù)會使得糾錯編碼或解碼過程中產(chǎn)生一定的時延。相應的，實施例四相對于實施例三的優(yōu)點是糾錯編碼或解碼的時延??；缺點是當差錯控制器需要支持較多的數(shù)據(jù)分組長度時，差錯控制器將會增加較大的硬件開銷。綜上所述，以上實施例所提供的差錯控制方法與控制器，將管理數(shù)據(jù)和與其對應的主數(shù)據(jù)串接，構(gòu)成聯(lián)合數(shù)據(jù)，通過對聯(lián)合數(shù)據(jù)進行糾錯編碼或解碼，從而在實現(xiàn)主數(shù)據(jù)差錯控制的同時，完成對管理數(shù)據(jù)的差錯控制。如此，在硬件實現(xiàn)上僅需實現(xiàn)一種ECC算法，這樣不僅節(jié)省了差錯控制的硬件開銷，而且簡化了軟件設(shè)計。進一步的，其將糾錯模塊設(shè)置為可配置的形式，即在一定范圍內(nèi)可處理不同分組長度的數(shù)據(jù)，從而能夠在一定范圍內(nèi)對不同長度管理數(shù)據(jù)進行差錯控制保護，以滿足存儲器的可靠性，并提高其可擴展性。以上僅為舉例，并非用以限定本發(fā)明，本發(fā)明的保護范圍應當以權(quán)利要求書所涵蓋的范圍為準。1權(quán)利要求一種存儲器管理數(shù)據(jù)的差錯控制方法，其特征是，包括將管理數(shù)據(jù)和與其對應的主數(shù)據(jù)串接，構(gòu)成聯(lián)合數(shù)據(jù)，并對所述聯(lián)合數(shù)據(jù)進行糾錯編碼或解碼。2.根據(jù)權(quán)利要求1所述的存儲器管理數(shù)據(jù)的差錯控制方法，其特征是，在對所述聯(lián)合數(shù)據(jù)進行糾錯編碼或解碼之前，還包括設(shè)定差錯控制所支持的數(shù)據(jù)分組長度；使所述聯(lián)合數(shù)據(jù)的長度與差錯控制所支持的數(shù)據(jù)分組長度匹配。3.根據(jù)權(quán)利要求2所述的存儲器管理數(shù)據(jù)的差錯控制方法，其特征是，設(shè)定差錯控制所支持的數(shù)據(jù)分組長度為一固定值，其大于或等于主數(shù)據(jù)長度與最大的管理數(shù)據(jù)長度之和，則使所述聯(lián)合數(shù)據(jù)的長度與差錯控制所支持的數(shù)據(jù)分組長度匹配的過程包括當所述聯(lián)合數(shù)據(jù)的長度等于差錯控制所支持的數(shù)據(jù)分組長度時，它們之間直接匹配；當所述聯(lián)合數(shù)據(jù)的長度小于差錯控制所支持的數(shù)據(jù)分組長度時，在所述聯(lián)合數(shù)據(jù)序列之后添加一數(shù)據(jù)序列，使得添加后的數(shù)據(jù)總長等于差錯控制所支持的數(shù)據(jù)分組長度。4.根據(jù)權(quán)利要求3所述的存儲器管理數(shù)據(jù)的差錯控制方法，其特征是，所添加的數(shù)據(jù)序列為全“0，，序列或全“1，，序列。5.根據(jù)權(quán)利要求3所述的存儲器管理數(shù)據(jù)的差錯控制方法，其特征是，所述最大的管理數(shù)據(jù)長度是根據(jù)存儲器管理軟件預期的需求或存儲器冗余區(qū)存放管理數(shù)據(jù)的空間大小來選定。6.根據(jù)權(quán)利要求2所述的存儲器管理數(shù)據(jù)的差錯控制方法，其特征是，設(shè)定差錯控制所支持的數(shù)據(jù)分組長度為多種數(shù)據(jù)分組長度，同時為每種數(shù)據(jù)分組長度設(shè)置對應的初始參數(shù)，則使所述聯(lián)合數(shù)據(jù)的長度與差錯控制所支持的數(shù)據(jù)分組長度匹配的過程包括計算所述聯(lián)合數(shù)據(jù)的長度，作為差錯控制的數(shù)據(jù)分組長度；檢查該差錯控制的數(shù)據(jù)分組長度是否在差錯控制所支持的數(shù)據(jù)分組長度中；如果在，則選取對應的初始參數(shù)進行差錯控制編碼或解碼。7.一種差錯控制器，實現(xiàn)對存儲器管理數(shù)據(jù)的差錯控制，其特征是，包括控制模塊；第一接口電路，連接于所述控制模塊，用以連接存儲器的存儲空間；第二接口電路，連接于所述控制模塊，用以接收一外界設(shè)備的讀或?qū)懼噶?；糾錯模塊，連接于所述控制模塊，包括編碼單元與解碼單元，且所述第二接口電路接收到讀指令時，所述控制模塊通過所述第一接口電路從存儲器的存儲空間內(nèi)獲得欲讀取的主數(shù)據(jù)和與該主數(shù)據(jù)對應的管理數(shù)據(jù)，并將所獲得的主數(shù)據(jù)和管理數(shù)據(jù)串接形成聯(lián)合數(shù)據(jù)，進而控制解碼單元對所述聯(lián)合數(shù)據(jù)進行糾錯解碼；所述第二接口電路接收到寫指令時，所述控制模塊將欲寫入的主數(shù)據(jù)和與該主數(shù)據(jù)對應的管理數(shù)據(jù)串接形成聯(lián)合數(shù)據(jù)，并控制編碼單元對所述聯(lián)合數(shù)據(jù)進行糾錯編碼。8.根據(jù)權(quán)利要求7所述的差錯控制器，其特征是，所述糾錯模塊為可配置模塊，即可對不同長度的管理數(shù)據(jù)進行糾錯編碼與解碼。9.根據(jù)權(quán)利要求8所述的差錯控制器，其特征是，所述編碼單元包括數(shù)據(jù)分組長度寄存器，存儲該差錯控制器的數(shù)據(jù)分組長度，且該數(shù)據(jù)分組長度為一固定值，其大于或等于主數(shù)據(jù)長度與最大的管理數(shù)據(jù)長度之和；數(shù)據(jù)緩存器，存儲所述聯(lián)合數(shù)據(jù)；數(shù)據(jù)添加控制電路，連接于所述數(shù)據(jù)分組長度寄存器；編碼計算電路，連接于所述數(shù)據(jù)添加控制電路和所述數(shù)據(jù)緩存器，以在所述數(shù)據(jù)添加控制電路的控制下，計算所述聯(lián)合數(shù)據(jù)的糾錯碼；糾錯碼寄存器，連接于所述編碼計算電路，以存儲所述糾錯碼，其中當所述聯(lián)合數(shù)據(jù)的長度等于數(shù)據(jù)分組長度寄存器內(nèi)所存儲的數(shù)據(jù)分組長度時，數(shù)據(jù)添加控制電路控制所述編碼計算電路直接計算所述聯(lián)合數(shù)據(jù)的糾錯碼；當所述聯(lián)合數(shù)據(jù)的長度小于數(shù)據(jù)分組長度寄存器內(nèi)所存儲的數(shù)據(jù)分組長度時，所述數(shù)據(jù)添加控制電路控制所述編碼計算電路在所述聯(lián)合數(shù)據(jù)序列之后添加一數(shù)據(jù)序列，使得添加后的聯(lián)合數(shù)據(jù)總長等于數(shù)據(jù)分組長度寄存器內(nèi)所存儲的數(shù)據(jù)分組長度，再計算所述聯(lián)合數(shù)據(jù)的糾錯碼。10.根據(jù)權(quán)利要求9所述的差錯控制器，其特征是，所添加的數(shù)據(jù)序列為全“0”序列或全“1”序列。11.根據(jù)權(quán)利要求9所述的差錯控制器，其特征是，所述最大的管理數(shù)據(jù)長度是根據(jù)存儲器管理軟件預期的需求或存儲器冗余區(qū)存放管理數(shù)據(jù)的空間大小來選定。12.根據(jù)權(quán)利要求8所述的差錯控制器，其特征是，所述解碼單元包括數(shù)據(jù)分組長度寄存器，存儲該差錯控制器的數(shù)據(jù)分組長度，且該數(shù)據(jù)分組長度為一固定值，其大于或等于主數(shù)據(jù)長度與最大的管理數(shù)據(jù)長度之和；數(shù)據(jù)緩存器，存儲所述聯(lián)合數(shù)據(jù)；數(shù)據(jù)添加控制電路，連接于所述數(shù)據(jù)分組長度寄存器；解碼計算電路，連接于所述數(shù)據(jù)添加控制電路和所述數(shù)據(jù)緩存器，以在所述數(shù)據(jù)添加控制電路的控制下，計算所述聯(lián)合數(shù)據(jù)的錯誤信息；錯誤信息寄存器，連接于所述解碼計算電路，以存儲所述錯誤信息，其中當所述聯(lián)合數(shù)據(jù)的長度等于數(shù)據(jù)分組長度寄存器內(nèi)所存儲的數(shù)據(jù)分組長度時，數(shù)據(jù)添加控制電路控制所述解碼計算電路直接計算所述聯(lián)合數(shù)據(jù)的錯誤信息；當所述聯(lián)合數(shù)據(jù)的長度小于數(shù)據(jù)分組長度寄存器內(nèi)所存儲的數(shù)據(jù)分組長度時，所述數(shù)據(jù)添加控制電路控制所述解碼計算電路在所述聯(lián)合數(shù)據(jù)序列之后添加一數(shù)據(jù)序列，使得添加后的聯(lián)合數(shù)據(jù)總長等于數(shù)據(jù)分組長度寄存器內(nèi)所存儲的數(shù)據(jù)分組長度，再計算所述聯(lián)合數(shù)據(jù)的錯誤信息。13.根據(jù)權(quán)利要求12所述的差錯控制器，其特征是，所添加的數(shù)據(jù)序列為全“0”序列或全“1”序列。14.根據(jù)權(quán)利要求12所述的差錯控制器，其特征是，所述最大的管理數(shù)據(jù)長度是根據(jù)存儲器管理軟件預期的需求或存儲器冗余區(qū)存放管理數(shù)據(jù)的空間大小來選定。15.根據(jù)權(quán)利要求12所述的差錯控制器，其特征是，所述解碼計算電路包括判別式計算電路，連接于所述數(shù)據(jù)添加控制電路和所述數(shù)據(jù)緩存器，以在所述數(shù)據(jù)添加控制電路的控制下，計算所述聯(lián)合數(shù)據(jù)的糾錯判別式；判別式寄存器，連接于所述判別式計算電路，以存儲所述糾錯判別式；錯誤信息計算電路，連接于所述判別式寄存器，以根據(jù)所述糾錯判別式，計算所述聯(lián)合數(shù)據(jù)的錯誤信息。16.根據(jù)權(quán)利要求8所述的差錯控制器，其特征是，所述編碼單元包括數(shù)據(jù)分組長度寄存器，存儲該差錯控制器的數(shù)據(jù)分組長度，且該數(shù)據(jù)分組長度等于所述聯(lián)合數(shù)據(jù)的長度；初始參數(shù)存儲器，存儲多種預設(shè)數(shù)據(jù)分組長度以及與每種數(shù)據(jù)分組長度對應的初始參數(shù)；數(shù)據(jù)緩存器，存儲所述聯(lián)合數(shù)據(jù)；選取控制電路，連接于所述數(shù)據(jù)分組長度寄存器和所述初始參數(shù)存儲器，其選取與所述數(shù)據(jù)分組長度寄存器內(nèi)所存儲的數(shù)據(jù)分組長度相同的預設(shè)數(shù)據(jù)分組長度所對應的初始參數(shù)；編碼計算電路，連接于所述選取控制電路和所述數(shù)據(jù)緩存器，以接收所述選取控制電路的所選取的初始參數(shù)，計算所述聯(lián)合數(shù)據(jù)的糾錯碼；糾錯碼寄存器，連接于所述編碼計算電路，以存儲所述糾錯碼。17.根據(jù)權(quán)利要求8所述的差錯控制器，其特征是，所述解碼單元包括數(shù)據(jù)分組長度寄存器，存儲該差錯控制器的數(shù)據(jù)分組長度，且該數(shù)據(jù)分組長度等于所述聯(lián)合數(shù)據(jù)的長度；初始參數(shù)存儲器，存儲多種預設(shè)數(shù)據(jù)分組長度以及與每種數(shù)據(jù)分組長度對應的初始參數(shù)；數(shù)據(jù)緩存器，存儲所述聯(lián)合數(shù)據(jù)；選取控制電路，連接于所述數(shù)據(jù)分組長度寄存器和所述初始參數(shù)存儲器，其選取與所述數(shù)據(jù)分組長度寄存器內(nèi)所存儲的數(shù)據(jù)分組長度相同的預設(shè)數(shù)據(jù)分組長度所對應的初始參數(shù)；解碼計算電路，連接于所述選取控制電路和所述數(shù)據(jù)緩存器，以接收所述選取控制電路的所選取的初始參數(shù)，計算所述聯(lián)合數(shù)據(jù)的錯誤信息；錯誤信息寄存器，連接于所述解碼計算電路，以存儲所述錯誤信息。18.根據(jù)權(quán)利要求17所述的差錯控制器，其特征是，所述解碼計算電路包括判別式計算電路，連接于所述選取控制電路和所述數(shù)據(jù)緩存器，以在所述選取控制電路的控制下，計算所述聯(lián)合數(shù)據(jù)的糾錯判別式；判別式寄存器，連接于所述判別式計算電路，以存儲所述糾錯判別式；錯誤信息計算電路，連接于所述判別式寄存器，以根據(jù)所述糾錯判別式和所述選取控制電路所選取的初始參數(shù)，計算所述聯(lián)合數(shù)據(jù)的錯誤信息。全文摘要本發(fā)明揭示了一種存儲器管理數(shù)據(jù)的差錯控制方法及差錯控制器，其中該差錯控制方法將管理數(shù)據(jù)和與其對應的主數(shù)據(jù)串接，構(gòu)成聯(lián)合數(shù)據(jù)，并對所述聯(lián)合數(shù)據(jù)進行糾錯編碼或解碼。可見，其在實現(xiàn)主數(shù)據(jù)差錯控制的同時，完成對管理數(shù)據(jù)的差錯控制。如此，在硬件實現(xiàn)上僅需實現(xiàn)一種ECC算法，這樣不僅節(jié)省了差錯控制的硬件開銷，而且簡化了軟件設(shè)計。文檔編號G11C29/00GK101996685SQ20091005628公開日2011年3月30日申請日期2009年8月11日優(yōu)先權(quán)日2009年8月11日發(fā)明者張江安,張欽,龔靜申請人:中穎電子(上海)有限公司